Resurf iii-n高电子迁移率晶体管的制作方法
【技术领域】
[0001]本发明总体涉及半导体装置，且更具体地，涉及RESURF II1-N高电子迀移率晶体管(HEMT) ο
【背景技术】
[0002]氮化镓场效应晶体管(GaN FET)在二维电子气下面的半导体层中可具有陷阱，其在操作过程中引起不期望的不稳定性。
【发明内容】
[0003]在形成GaN FET通道的二维电子气下面的至少一个II1-N半导体层中，包括GaNFET的半导体装置具有η型掺杂质。N型掺杂的载流子面密度遮蔽二维电子气免受其下面的陷阱电荷和图像电荷。
【附图说明】
[0004]图1至图4为包括GaN FET的示例性半导体装置的横截面图。
【具体实施方式】
[0005]下列描述相关主题且在此以引用的方式并入:申请号US 13/886, 378 ；US2014/0042452A1 ；申请号US 13/886，429 (与此同时提交对应的PCT申请T1-71209W0)；申请号US 13/886，652 (与此同时提交对应的PCT申请T1-71492W0)；申请号US13/886, 709 ；以及申请号US 13/886，744 (与此同时提交对应的PCT申请T1-72605TO)。
[0006]包括GaN FET的半导体装置在形成GaN FET通道的二维电子气下面的至少一个II1-N半导体层中具有η型掺杂。η型掺杂的载流子面密度遮蔽二维电子气免受其下面的陷阱电荷和图像电荷。
[0007]II1-氮化物(II1-N)半导体材料为这样的材料，其中族III (硼族)元素(硼、铝、镓，铟)在半导体材料中提供一部分原子且氮原子提供剩余物。II1-N半导体材料的实例为氮化镓、硼氮化镓、铝氮化镓、氮化铟和铟铝氮化镓。II1-N材料可用可变下标书写以表示可能的化学计量学的范围。例如，铝氮化镓可写为AlxGalxN,且铟铝氮化镓可写为InxAlyGa1 x yN。GaN FET为包括II1-N半导体材料的场效应晶体管的实例。
[0008]在一个实施例中，“载流子面密度”为用于感兴趣结构的每单位顶部表面积的自由载流子的净面密度(例如，每平方厘米的载流子)。在第一实例中，二维电子气的载流子面密度是生成二维电子气的阻挡层的顶部表面处一平方厘米下的二维电子气中的电子数量。在第二实例中，η型掺杂层的载流子面密度为η型掺杂层的顶部表面处一平方厘米下的η型掺杂层的传导带中的电子数量。掺杂层的载流子面密度可通过沿垂直轴，垂直于掺杂层的顶部表面，从掺杂层的底部表面到顶部表面对掺杂密度积分(例如，每立方厘米的载流子)进行估计。
[0009]降低的表面场(RESURF)区域对降低邻近半导体区域中的电场是有用的。在一个实例中，RESURF区域为具有与邻接半导体区域的导电类型相反的导电类型的半导体区域。在 Philips J，Res.35 1-13，1980 (飞利浦杂志，1980 年 35 期 1-13)中 Appels 等人在“ThinLayer High Voltage Devices (薄层高电压装置)”中描述了 RESURF结构。
[0010]图1至图4为包括GaN FET的示例性半导体装置的横截面图。参照图1，半导体装置100在基底102上形成，基底102可为，例如，硅片，或其它适于GaN FET制造的基底。失配隔离层104在基底102上形成。失配隔离层104可为，例如，100至300纳米的氮化铝。缓冲层106在失配隔离层104上形成。缓冲层106可为，例如，I至7微米厚且包括AlxGa1 XN分级层的叠层，其在失配隔离层104处富含铝，而在缓冲层106的顶部表面处富含镓。
[0011]电隔离层108在缓冲层106上形成。电隔离层108可为，例如，300至2000纳米的半绝缘氮化镓。电隔离层108可为，例如，半绝缘以在电隔离层108下面的层和电隔离层608上面的层之间提供所需水平的电隔离。可替换地，电隔离层108可掺杂有η型或P型杂质以降低电荷陷阱对半导体装置100中的电流密度的不良影响。
[0012]低缺陷层110在电隔离层108上形成。低缺陷层110可为，例如，25至1000纳米的氮化镓。低缺陷层110可经形成以便最小化晶体缺陷，所述晶体缺陷可对电子迀移率有不利影响。低缺陷层110的形成方法可导致低缺陷层110掺杂有碳、铁或其它杂质种类，例如，具有少于117Cm 3的掺杂密度。
[0013]阻挡层112在低缺陷层110上形成。阻挡层112可为，例如，2至30纳米的AlxGa1…或InxAlyGa1 x yN。阻挡层112中族III元素的组合物可为，例如，24%至28%的氮化铝和72%至76%的氮化镓。在低缺陷层110上形成阻挡层112在正好在阻挡层112下面的低缺陷层110中生成二维电子气，其中具有电子密度即载流子面密度，例如，IXlO12至2X 113Cm 2O可选择的覆盖层114可在阻挡层112上形成。覆盖层114可为，例如，2至5纳米的氮化镓。可选择的栅极介电层116可在阻挡层112和覆盖层114(如果存在的话)上方形成，从而提供所需的阈值电压。栅极介电层116可包括，例如，氮化硅。
[0014]在电隔离层108和/或低缺陷层110的形成过程中，η型杂质被添加以至于电隔离层108和低缺陷层110的载流子面密度为二维电子气下面的陷阱电荷和图像电荷提供屏蔽。在目前实例的一个版本中，电隔离层108和低缺陷层110的载流子面密度可为二维电子气的载流子面密度的10%至200%。
[0015]添加的η型杂质可主要包括，例如，硅和/或锗杂质。添加的η型杂质可在电隔离层108和/或低缺陷层110的外延生长过程中添加。可替换地，在形成电隔离层108和/或低缺陷层110后，添加的η型杂质可通过离子注入添加。添加的η型杂质的平均掺杂密度可为，例如，I X 116Cm 3S 1X10 17cm 3。添加的η型杂质的分布可基本均匀，或可被分级以至于掺杂区域底部处的掺杂密度比掺杂区域顶部处的掺杂密度高。
[0016]栅极118在阻挡层112和栅极介电层116 (如果存在的话)的上方形成。栅极118可包括，例如，II1-N半导体材料以提供耗尽型FET。其它类型的栅极在目前实例的范围内。源极触点120经形成延伸到阻挡层112中，以便形成连接到低缺陷层110中的二维电子气的隧穿连接(tunneling connect1n)。类似地，漏极触点122经形成延伸到阻挡层112中，以便形成连接到二维电子气的隧穿连接。栅极118、源极触点120和漏极触点122是半导体装置100的GaN FET 124的部分。在目前实例的一个版本中，半导体装置100可包括其它有源组件，诸如除GaN FET 124之外的晶体管或二极管。在另一个版本中，GaN FET 124可为半导体装置110的唯一有源组件。源极触点120可以与栅极118横向分开，例如，500至1500纳米。漏极触点122与栅极118横向分开一段距离，该距离取决于GaN FET 124的最大操作电压。例如，在设计用于200伏特最大操作电压的GaN FET 124中，漏极触点122可以与栅极118横向分开I至8微米。在设计用于600伏特最大操作电压的GaN FET 124中，漏极触点122可以与栅极118横向分开8至20微米。GaN FET 124可在图1描述的层结构中和在不同的层结构上形成。
[0017]参照图2，半导体装置200在基底202上形成，失配隔离层204在基底202上形成，缓冲层206在失配隔离层204上形成，且电隔离层208在缓冲层206上形成，例如，如参照图1所述的。在目前实例中，电隔离层208没有如参照图1所讨论的添加的η型杂质。
[0018]P型氮化镓层226在电隔离层208上形成。P型氮化镓层226可为，例如，200纳米至1200纳米厚，且可包括低分数的铝和/或铟以匹配电隔离层208的化学计量关系。P型氮化镓层226掺杂有P型杂质，诸如具有IX 117Cm 3S 8X10 19cm 3示例性掺杂密度的镁。P型杂质可在P型氮化镓层226的外延生长过程中添加或在形成P型氮化镓层226后可通过离子注入添加。
[0019]低缺陷层210在P型氮化镓层226上形成。低缺陷层210可为，例如，50至1000纳米的氮化镓。N型杂质添加到低缺陷层210以至于低缺陷层210的载流子面密度是随后生成的二维电子气的载流子面密度的1%至200%。P型氮化镓层226的掺杂密度经选择以提供低缺陷层210的载流子面密度的70%至140%的载流子面密度。
[0020]例如，参照图1所述，阻挡层212在低缺陷层210上形成。如参照图1所述，在低缺陷层210上形成阻挡层212在低缺陷层210中生成了二维电子气。可选择的覆盖层214可在阻挡层212上形成。可选择的栅极凹处228可在阻挡层212中形成。覆盖层214在栅极凹处228中形成。栅极218，例如，钛钨的金属栅极218，在栅极凹处228中的覆盖层214上形成以提供耗尽型FET。在栅极凹处228中形成栅极218可以提供期望的阈值电压。其它类型的栅极在目前实例的范围内。
[0021]漏极触点222在阻挡层212中形成，例如，参照图1所述。源极触点220在阻挡层212中形成以与二维电子气电接触。源极触点220也可选择地与P型氮化镓层226电接触。栅极218、源极触点220和漏极触点222是半导体装置200的GaN FET 224的部分。
[0022]在半导体装置200