半导体装置及其制造方法
【技术领域】
[0001]本说明书所记载的技术涉及一种半导体装置及其制造方法。
【背景技术】
[0002]在沟槽栅型半导体装置中，一般情况下，沟槽栅能够通过如下方式而形成，S卩，通过蚀刻而形成从半导体基板的表面起延伸至与体层和漂移层的边界相比较深的位置处的沟槽，并在该沟槽的内壁上形成栅绝缘膜的基础上填充栅电极。此外，体层能够通过向半导体基板的表面侧实施离子注入而形成。在沟槽栅型半导体装置的制造工序中，形成沟槽栅的工序与形成体层的工序的顺序能够适当地调换。
[0003]在先技术文献
[0004]专利文献
[0005]专利文献1:日本特开2010-103326号公报
【发明内容】
[0006]发明所要解决的问题
[0007]如果先实施形成体层的工序，则在形成栅氧化膜时，栅氧化膜的附近的半导体基板的杂质将被吸收。因此，栅氧化膜附近的半导体基板的杂质浓度会产生偏差，成为阈值电压的偏差的主要原因。另一方面，如果先实施形成沟槽栅的工序，则在后实施的形成体层的工序中，半导体基板的表面与栅电极的表面的高度将有所不同，从而产生高低差。当在该状态下从半导体基板的表面实施离子注入时，在半导体基板的沟槽侧面的栅氧化膜的附近，离子的注入深度会产生偏差，成为半导体装置的阈值电压的偏差的主要原因。
[0008]本说明书提供一种能够对由于杂质的浓度或注入深度的偏差而产生的阈值电压的偏差进行抑制的半导体装置及其制造方法。
[0009]用于解决问题的方法
[0010]本说明书公开了一种半导体装置，具备:半导体基板，所述半导体基板包括:第一导电型的漂移层；第二导电型的体层，其被设置于漂移层的表面侧；第一导电型的第一半导体层，其被设置在体层的表面的一部分上；和沟槽栅，其从半导体基板的表面起贯穿体层以及第一半导体层并到达漂移层。沟槽栅具备被形成在沟槽的内壁上的栅绝缘膜和被配置于栅绝缘膜的内侧的栅电极。位于与半导体基板的体层相接的深度处的沟槽的内壁为半导体基板的(100)晶面。沟槽的在与长边方向垂直的短边方向上的宽度为，与成为从半导体基板的第一半导体层的下端到体层的下端为止的深度的位置处的宽度相比，成为表面的位置处的宽度较窄。
[0011]在上述半导体装置中，沟槽的在与长边方向垂直的短边方向上的宽度为，与成为从半导体基板的第一半导体层的下端到体层的下端为止的深度的位置处的宽度相比，成为表面的位置处的宽度较窄。因此，在成为从半导体基板的第一半导体层的下端到体层的下端为止的深度的位置处，半导体基板的表面与栅电极的表面的高度不同而产生高低差的位置更靠近于沟槽的短边方向上的中央侧，从而从沟槽侧面的栅氧化膜离开。其结果为，能够防止在先实施形成沟槽栅的工序，后实施形成体层的工序的情况下，在沟槽侧面的栅氧化膜的附近的半导体基板中，离子注入的深度产生偏差的情况。而且，在上述半导体装置中，位于与半导体基板的体层相接的深度的位置处的沟槽内壁为半导体基板的(100)晶面。因此，栅氧化膜与半导体基板的界面能级密度较低，由此抑制了杂质离子浓度的偏差。根据上述半导体装置，能够对由于杂质的浓度或注入深度的偏差而产生的阈值电压的偏差进行抑制。
[0012]本说明书公开了一种半导体装置的制造方法，所述半导体装置具备:半导体基板，所述半导体基板包括:第一导电型的漂移层；第二导电型的体层，其被设置于漂移层的表面侧；第一导电型的第一半导体层，其被设置在体层的表面的一部分上；和沟槽栅，其从半导体基板的表面起贯穿体层以及第一半导体层并到达漂移层。在该制造方法中，可以采用如下方式，即，沟槽栅通过如下方式而形成，即，在包含漂移层的半导体晶片上，形成在与沟槽的长边方向垂直的短边方向上的宽度为，与成为半导体装置的体层的深度的位置相比，在成为表面的位置的开口部处较窄的沟槽；在沟槽的内壁上形成栅绝缘膜；向沟槽内填充与栅绝缘膜相接的栅电极；将位于沟槽的开口部的下方的栅电极的至少一部分去除而形成去除部；并且向去除部填充栅电极，体层通过如下方式而形成，即，在填充了栅电极之后，向半导体晶片注入第二导电型的离子。
【附图说明】
[0013]图1为实施例1所涉及的半导体装置的俯视图。
[0014]图2为图1中的I1-1I线剖视图。
[0015]图3为图1中的II1-1II线剖视图。
[0016]图4为表不实施例1所涉及的半导体装置的制造工序的图。
[0017]图5为表不实施例1所涉及的半导体装置的制造工序的图。
[0018]图6为表不实施例1所涉及的半导体装置的制造工序的图。
[0019]图7为表示实施例1所涉及的半导体装置的制造工序的图。
[0020]图8为表不实施例1所涉及的半导体装置的制造工序的图。
[0021]图9为表不实施例1所涉及的半导体装置的制造工序的图。
[0022]图10为表不实施例1所涉及的半导体装置的制造工序的图。
[0023]图11为表不实施例1所涉及的半导体装置的制造工序的图。
[0024]图12为表不实施例1所涉及的半导体装置的制造工序的图。
[0025]图13为表示实施例1所涉及的半导体装置的制造工序的图。
[0026]图14为表不实施例1所涉及的半导体装置的制造工序的图。
[0027]图15为表不实施例1所涉及的半导体装置的制造工序的图。
[0028]图16为表不实施例1所涉及的半导体装置的制造工序的图。
[0029]图17为表示改变例所涉及的半导体装置的制造工序的图。
[0030]图18为表不现有的半导体装置的制造工序的图。
【具体实施方式】
[0031]本说明书所公开的半导体装置为沟槽栅型的半导体装置，并具备:半导体基板，所述半导体基板包括:第一导电型的漂移层；第二导电型的体层，其被设置于漂移层的表面侧；第一导电型的第一半导体层，其被设置在体层的表面的一部分上；和沟槽栅，其从半导体基板的表面起贯穿体层以及第一半导体层并到达漂移层。在列举本说明书所公开的半导体装置的具体示例时，虽然不被限定，但能够例示出IGBT(Insulated Gate BipolarTransistor:绝缘棚.双极型晶体管)、MOSFET (Metal Oxide Semiconductor Field EffectTransistor:金属氧化物半导体场效应晶体管)等。在IGBT中，第一半导体层为发射层。在MOSFET中，第一半导体层为源极层。
[0032]实施例1
[0033]图1、2图示了实施例1所涉及的半导体装置10。半导体装置10具备:半导体基板100 ;被形成于半导体基板100的表面侧(z轴的正方向侧)的多个沟槽栅120 ;分别与半导体基板100的背面、表面相接的背面电极131以及表面电极132。沟槽栅120的长边方向为y方向，与长边方向正交的短边方向为X方向。多个沟槽栅120以在X方向上隔开间隔的方式而配置。
[0034]在半导体基板100上形成有纵型的IGBT。如图1、2所示，半导体基板100具备:P+型的集电层101、η型的缓冲层102、η型的漂移层103、ρ型的体层104、η +型的发射层105。体层104与漂移层103的表面相接，并且其一部分露出于半导体基板100的表面。发射层105被设置于体层104表面的一部分上并且露出于半导体基板100的表面，且通过体层104而与漂移层103分离。缓冲层102被设置在漂移层103的背面上。集电层101与缓冲层102的背面相接并且露出于半导体基板100的背面。发射层105以及体层104与表面电极132相接，集电层101与背面电极131相接。
[0035]沟槽栅120具备:从半导体基板100的表面起贯穿体层104并到达漂移层103的沟槽121 ;被形成在沟槽121的内壁面上的栅绝缘膜122 ;和被栅绝缘膜122覆盖并被填充在沟槽121内的栅电极123。在栅电极123和表面电极132之间设置有绝缘膜136。通过绝缘膜136而使栅电极123和表面电极132绝缘。沟槽栅120在半导体基板100的表面附近与发射层105相接，在与发射层105相比较深的一侧(ζ轴的负方向侧)与体层104相接，在与体层104相比较深的一侧与漂移层103相接。位于与体层104相接的深度处的沟槽121的内壁104a、104b为半导体基板的(100)晶面。内壁104a、104b与x方向正交且相互对置，并且相对于半导体基板100的表面104a而大致垂直。沟槽121的X方向上的宽度在半导体基板100表面侧的位置处为D1，在成为从发射层105的下端至体层104的下端为止的深度的位置处为D2，并且Dl < D2。沟槽121的x方向上的宽度从宽度为D2的部分的上端趋向宽度为Dl的部分的下端，以大致直线状而逐渐缩窄。成为如下的状态，即，在成为半导体基板100表面的位置处，与成为从发射层105的下端至体层104的下端为止的深度的位置相比，半导体基板100朝向沟槽121的X方向上的中央突出的状态。
[0036]如上述那样，在半导体装置10中，沟槽121的与长边方向垂直的短边方向上的宽度为，与成为从半导体基板100的发射层105下端到体层104的下端为止的深度的位置处的宽度(D2)相比，成为半导体基板100的表面的位置处的宽度(Dl)较窄。因此，成为如下的状态，即，在成为半导体基板100的表面的位置处，与从发射层105的下端到体层104下端为止的深度的位置相比，半导体基板100朝向沟槽121的X方向上的中央突出的状态。其结果为，与以往相比，半导体基板100的表面与栅电极123的表面的高度不同而产生高低差的位置更靠近于沟槽121的短边方向(X方向)上的中央侧，从而与成为从发射层105的下端到体层104的下端为止的深度的位置处的沟槽121侧面的栅氧化膜122分离。由此，能够防止在如后文所述那样先实施形成沟槽栅120的工序，后实施形成体层104的工序的情况下，在半导体基板100的沟槽121的侧面