的操作过程中，通过低缺陷层210中的添加的η型杂质提供的电子可有利地填充低缺陷层210中的一部分陷阱。P型氮化镓层226可提供RESURF层以有利地降低来自栅极218的电场且因此减少移进和移出陷阱的电子移动。
[0023]参照图3，半导体装置300在基底302上形成，失配隔离层304在基底302上形成，缓冲层306在失配隔离层304上形成，且电隔离层308在缓冲层306上形成，例如，参照图1所述。
[0024]图形化的P型氮化镓层326在电隔离层308上形成，从源极触点区域延伸，经过栅极区域，且在漏极区域前停止。图形化的P型氮化镓层326的厚度和掺杂特性如参照图2所述。在目前实例的一个版本中，通过植入掩膜，部分P型氮化镓层326可通过离子植入P型杂质到电隔离层308的顶部部分形成，从而转化其为具有所需掺杂密度的P型。在另一个版本中，均厚(blanket)p型氮化镓层可使用外延生长工艺生长，且随后用刻蚀工艺图形化。
[0025]低缺陷层310在部分P型氮化镓层326和电隔离层308上形成。低缺陷层310可为，例如，50至1000纳米的氮化镓。在低缺陷层310，和可能电隔离层308的形成过程中，η型杂质被添加以至于低缺陷层310和电隔离层308的载流子面密度为随后生成的二维电子气的载流子面密度的I %至200%。部分P型氮化镓层326的掺杂密度经选择以提供低缺陷层310的载流子面密度的70%至140%的载流子面密度。
[0026]例如，参照图1所述，阻挡层312在低缺陷层310上形成。参照图1所述，在低缺陷层310上形成阻挡层312在低缺陷层310中生成了二维电子气。可选择的覆盖层314可在阻挡层312上形成。可选择的栅极凹处328可在阻挡层312中形成。覆盖层314在栅极凹处328中形成。栅极介电层316在覆盖层314(如果存在的话)上方和阻挡层312上方形成。栅极介电层316可为，例如，10至20纳米的氮化硅，其通过低压化学气相沉积(LPCVD)或等离子体增强化学气相沉积(PECVD)形成。在目前实例的其它版本中，栅极介电层316可包括氮化硅、二氧化硅，氧氮化硅和/或氧化铝中的一层或更多层。栅极介电层316在栅极凹处328中形成。金属栅极318在栅极凹处328中的栅极介电层316上形成以提供增强型FET。在栅极凹处328中形成栅极318可提供所需的阈值电压。其它类型的栅极在目前实例的范围内。
[0027]参照图2所述，源极触点320在阻挡层312中形成以与二维电子气和部分P型氮化镓层326电接触。例如，参照图1所述，漏极触点322在阻挡层312中形成。栅极318、源极触点320和漏极触点322为半导体装置300的GaN FET 324的部分。
[0028]在半导体装置300的操作过程中，低缺陷层310中添加的η型杂质可有利地填充如参照图1和图2所述的一部分陷阱。参照图2所述，部分P型氮化镓层326可提供RESURF层以有利地降低来自栅极318的电场。与图2的GaN FET 224相比，形成在漏极区前终止的部分P型氮化镓层326可增加GaN FET 324的漏极源极击穿电压。
[0029]参照图4，半导体装置400在基底402上形成，失配隔离层404在基底402上形成，且缓冲层406在失配隔离层404上形成，例如，参照图1所述。
[0030]P型氮化镓层426在缓冲层406上形成。P型氮化镓层426的厚度和掺杂特点如参照图2所述。低缺陷层410在P型氮化镓层426上形成。低缺陷层410可为，例如，50至1000纳米的氮化镓。在低缺陷层410的形成过程中，η型杂质被添加以至于低缺陷层410和电隔离层408的载流子面密度是随后生成的二维电子气的载流子面密度的1%至200%。P型氮化镓层426的掺杂密度经选择以提供低缺陷层410的载流子面密度的70%至140%的载流子面密度。
[0031]例如，参照图1所述，阻挡层412在低缺陷层410上形成。参照图1所述，在低缺陷层410上形成阻挡层412在低缺陷层410中生成了二维电子气。可选择的覆盖层414可在阻挡层412上形成。P型II1-N半导体栅极418在覆盖层414上形成以提供增强型FET。P型II1-N半导体栅极418可包括，例如，AlxGalxN或InxAlyGalxyN中的一层或更多层。P型II1-N半导体栅极418可包括半导体材料上方的金属层。
[0032]参照图2所述，源极触点420在阻挡层412中形成以与二维电子气和P型氮化镓层426电接触。例如，参照图1所述，漏极触点422在阻挡层412中形成。栅极418、源极触点420和漏极触点422是半导体装置400的GaN FET 424的部分。
[0033]在半导体装置400的操作过程中，低缺陷层410中的添加的η型杂质可有利地填充如参照图1和图2所述的一部分陷阱。参照图2所述，P型氮化镓层426可提供RESURF层以有利地降低来自栅极418的电场。在缓冲层406上形成P型氮化镓层426可有利地降低半导体装置400的制造成本和复杂性。
[0034]本领域技术人员应该理解，可对所述实施例进行修改，且也应理解，在本权利要求范围内的许多其它实施例是可行的。
【主权项】
1.一种半导体装置，其包括: 基底; 在所述基底上方形成的电隔离层，所述电隔离层主要包括氮化镓； 在所述电隔离层上方形成的低缺陷层，所述低缺陷层主要包括氮化镓； 在所述低缺陷层上形成的II1-N半导体材料的阻挡层；以及 在所述阻挡层上方形成的氮化镓场效应晶体管即GaN FET的栅极； 其中所述电隔离层和所述低缺陷层中的至少一个包括添加的η型杂质以至于所述添加的η型杂质的载流子面密度为所述低缺陷层中的二维电子气的载流子面密度的1%到200 %，所述二维电子气通过所述低缺陷层上所述阻挡层的形成而生成。2.根据权利要求1所述的半导体装置，且包括在所述电隔离层和所述低缺陷层之间形成的P型氮化镓层，所述P型氮化镓层在所述GaN FET的源极触点下和所述栅极下延伸，所述P型氮化镓层的载流子面密度是所述低缺陷层的载流子面密度的70%到140%。3.根据权利要求2所述的半导体装置，其中所述P型氮化镓层不在所述GaNFET的漏极触点下延伸。4.根据权利要求2所述的半导体装置，其中所述P型氮化镓层的P型杂质种类主要为镁。5.根据权利要求2所述的半导体装置，其中所述GaNFET的源极触点与所述P型氮化镓层电接触。6.根据权利要求1所述的半导体装置，其中所述电隔离层基本没有所述添加的η型杂质。7.根据权利要求1所述的半导体装置，其中所述低缺陷层基本没有所述添加的η型杂质。8.根据权利要求1所述的半导体装置，其中大部分所述添加的η型杂质的η型杂质种类从由硅和锗组成的组中选取。9.根据权利要求1所述的半导体装置，其中所述添加的η型杂质的η型杂质种类主要是碳。10.根据权利要求1所述的半导体装置，其中所述添加的η型杂质的所述载流子面密度是所述二维电子气的所述载流子面密度的10%到200%。11.根据权利要求1所述的半导体装置，其中所述添加的η型杂质的平均掺杂密度为IXlO16Cm 3到 1X10 17cm 3。12.根据权利要求1所述的半导体装置，其中所述添加的η型杂质基本均匀分布。13.根据权利要求1所述的半导体装置，其中对所述添加的η型杂质分级以便在添加的η型杂质底部处的掺杂密度比所述添加的η型杂质顶部处的掺杂密度高。14.一种半导体装置，其包括: 基底; 在所述基底上方形成的P型氮化镓层； 在所述P型氮化镓层上方形成的低缺陷层，所述低缺陷层主要包括氮化镓； 在所述低缺陷层上形成的II1-N半导体材料的阻挡层；以及 在所述阻挡层上方形成的氮化镓场效应晶体管即GaN FET的栅极； 其中: 所述低缺陷层包括添加的η型杂质以至于所述添加的η型杂质的载流子面密度是所述低缺陷层中的二维电子气的载流子面密度的1%到200%，所述二维电子气通过所述低缺陷层上的所述阻挡层的形成生成；且 所述P型氮化镓层的载流子面密度是所述低缺陷层的所述载流子面密度的70%到140%。15.根据权利要求14所述的半导体装置，其中所述P型氮化镓层的P型杂质种类主要是儀。16.根据权利要求14所述的半导体装置，其中所述GaNFET的源极触点与所述P型氮化镓层电接触。17.根据权利要求14所述的半导体装置，其中所述添加的η型杂质的η型杂质种类主要为硅。18.根据权利要求14所述的半导体装置，其中所述添加的η型杂质的η型杂质种类主要为碳。19.根据权利要求14所述的半导体装置，其中所述添加的η型杂质的平均掺杂密度为IXlO16Cm 3到 1X10 17cm 3。20.根据权利要求14所述的半导体装置，其中所述添加的η型杂质基本均匀分布。
【专利摘要】本发明涉及一种包括GaN？FET(124)的半导体装置(100)，在阻挡层(112)下面的低缺陷层(110)以及电隔离层(108)中的至少一个III-N半导体层中，所述半导体装置(100)具有n型掺杂质。所述n型掺杂的载流子面密度是二维电子气的载流子面密度的1％到200％。
【IPC分类】H01L29/778
【公开号】CN105190896
【申请号】CN201480024429
【发明人】N·蒂皮兰尼, S·彭德哈卡尔, J·约翰
【申请人】德克萨斯仪器股份有限公司
【公开日】2015年12月23日
【申请日】2014年5月5日
【公告号】EP2992559A1, US8759879, WO2014179808A1