同性特征的干蚀刻工艺。各向同性特征使反应离子能够横向侵蚀半导体材料。第三蚀刻工艺334包括诸如Cl2、HBr、N2、CF4、CHF3、CH2F2、N2H2、02、He或Ar的化学分子。第三蚀刻工艺334的功率在从约100W至约1500W的范围内。在上述步骤之前或之后去除图案化的光刻胶层310。
[0059]参照图8E，将介电层340填充在沟槽324中，其中介电层340从沟槽324的底部327生长。介电层340由一种或多种介电材料制成，诸如氧化娃、氮化娃、氮氧化娃、其他合适的介电材料或以上材料的组合。随后，实施化学机械抛光(CMP)操作以用于去除掩模层305’的顶面306之上的介电层340的部分，从而形成平坦的顶面。
[0060]参照图8F，例如，如果掩模层305’由氮化硅制成，则通过使用热氏?04的湿工艺去除掩模层305’。在这个阶段，介电层340高于鳍结构315。
[0061]参照图8G，实施凹进工艺336以降低介电层340的高度。例如，通过HF酸去除介电层340 (如果介电层340由氧化硅制成)，或通过干蚀刻去除介电层340。焊盘层303’用作鳍结构315的保护层。蚀刻介电层340并将其转变成STI结构345。STI结构345的顶面343低于鳍结构315的顶面317。因为沟槽324具有宽度W1，STI结构345与沟槽324的尺寸相符并且因此包括宽度W1和宽度W2。在这个阶段，STI结构345限定鳍结构315开且使鳍结构315与其他鳍结构隔离。
[0062]参照图8H，例如，然后通过HF酸去除焊盘层303’ (如果焊盘层303’由氧化硅制成)，或通过干蚀刻去除焊盘层303’。获得具有大于宽度W1的宽度W2的STI结构345。甚至在微间距区350或大间距区360中，STI结构具有大于顶宽的底宽，诸如宽度W1和W2的关系。同样地，因为STI结构345将补偿阱薄层电阻，微间距区350和大间距区360中的阱薄层电阻值将等于开始时设定的目标值。阱薄层电阻或电性质将不会在不同间距区改变和转变，从而使得能够提高器件的电流性能。
[0063]简言之，STI结构的底宽而不是STI结构的颈宽或顶宽对阱薄层电阻是重要的。应当注意，底宽有助于产生较高的掺杂阱薄层电阻。因为STI结构补偿薄层电阻值，阱薄层电阻或电性质将不会在不同的间距区(诸如微间距区和大间距区)改变和转变。此外，通过采用STI结构，可以去除在较小的沟槽中形成的不需要的残留物。同样地，可以提高半导体器件的电流性能和产量。
[0064]半导体结构包括半导体衬底和浅沟槽隔离(STI)。STI包括与半导体衬底相连接的侧壁。STI从半导体衬底的底部突出，并且STI包括与半导体衬底的底部接触的底面、与底面相对的顶面。底面的宽度大于顶面的宽度。
[0065]在一些实施例中，STI的宽度从顶面到底面逐渐变大。
[0066]在一些实施例中，STI的侧壁是斜面。
[0067]在一些实施例中，STI的侧壁是曲面。
[0068]在一些实施例中，侧壁包括转折点，在转折点处STI被分成上部和下部。上部包括恒定的宽度，而下部的宽度从转折点到底面变大。
[0069]在一些实施例中，下部的侧壁是斜面。
[0070]在一些实施例中，下部的侧壁是曲面。
[0071]在一些实施例中，侧壁包括转折点，在转折点处STI被分成上部和下部。转折点处的宽度大于顶面的宽度，而底面的宽度大于转折点处的宽度。
[0072]在一些实施例中，侧壁包括与底面邻近的突出物(protrus1n)。
[0073]在一些实施例中，侧壁包括至少两个转折点，在每个转折点处，STI包括不同的宽度。
[0074]在一些实施例中，半导体衬底进一步包括与STI的侧壁相连接的鳍结构。鳍结构进一步包括具有宽度的顶面和在半导体衬底的底部的水平位置处的底宽。该顶面高于STI的顶面。该顶面的宽度大于底宽。
[0075]在一些实施例中，半导体结构进一步包括位于鳍结构的顶面和侧壁上的栅极介电层；和栅极介电层上方的栅电极。
[0076]半导体结构包括半导体衬底、第一浅沟槽隔离(STI)和第二沟槽隔离(STI)。半导体衬底包括第一区和第二区，其中第一区包括有源区的微间距，而第二区包括有源区的大间距。第一区中的第一 STI包括与半导体衬底相连接的侧壁，其中第一 STI从半导体衬底的底部突出。第一 STI包括与半导体衬底的底部接触的底面和与底面相对的顶面。底面的宽度大于顶面的宽度。第二区中的第二 STI包括与半导体衬底相连接的侧壁，其中第二STI从半导体衬底的底部突出。第二 STI包括与半导体衬底的底部接触的底面和与底面相对的顶面。底面的宽度大于顶面的宽度。
[0077]在一些实施例中，第一 STI的侧壁包括转折点，在转折点处，第一 STI被分成上部和下部。上部包括恒定的宽度，而下部的宽度从转折点到第一 STI的底面变大。
[0078]在一些实施例中，第二 STI的侧壁包括转折点，在转折点处，第二 STI被分成上部和下部。上部包括恒定的宽度，下部的宽度从转折点到第二 STI的底面变大。
[0079]在一些实施例中，第二 STI的顶面的宽度大于第一 STI的顶面的宽度。
[0080]在一些实施例中，第一 STI的底面基本上与第二 STI的底面的水平位置相同。
[0081]在一些实施例中，半导体结构进一步包括位于半导体衬底、第一 STI和第二 STI上的栅极结构，栅极结构从第一区延伸到第二区。
[0082]—种制造半导体结构的方法包括:在半导体衬底上形成焊盘氧化物层；在焊盘氧化物层上形成掩模层；在掩模层上形成图案化的光刻胶层，其中图案化的光刻胶层包括暴露掩模层的部分的开口 ；穿过图案化的光刻胶层的开口对掩模层和焊盘氧化物层实施第一蚀刻，从而形成焊盘氧化物层的开口 ；穿过焊盘氧化物层的开口对半导体衬底实施第二蚀亥IJ，从而形成沟槽；以及穿过沟槽对半导体衬底实施第三蚀刻，从而侵蚀沟槽的底部。
[0083]在一些实施例中，该方法进一步包括:在沟槽中形成介电层；去除掩模层；以及使介电层凹进。
[0084]上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。
【主权项】
1.一种半导体结构，包括: 半导体衬底；以及 浅沟槽隔离(STI)，所述浅沟槽隔离包括与所述半导体衬底相连接的侧壁，其中，所述STI从所述半导体衬底的底部突出，并且所述STI包括: 底面，与所述半导体衬底的所述底部接触； 顶面，与所述底面相对， 其中，所述底面的宽度大于所述顶面的宽度。2.根据权利要求1所述的半导体结构，其中，所述STI的宽度从所述顶面到所述底面逐渐变大。3.根据权利要求2所述的半导体结构，其中，所述STI的侧壁是斜面。4.根据权利要求2所述的半导体结构，其中，所述STI的侧壁是曲面。5.根据权利要求1所述的半导体结构，其中，所述侧壁包括转折点，在所述转折点处，所述STI被分成上部和下部，所述上部包括恒定的宽度，并且所述下部的宽度从所述转折点到所述底面变大。6.根据权利要求5所述的半导体结构，其中，所述下部的侧壁是斜面。7.根据权利要求5所述的半导体结构，其中，所述下部的侧壁是曲面。8.根据权利要求1所述的半导体结构，其中，所述侧壁包括转折点，在所述转折点处，所述STI被分成上部和下部，在所述转折点处的宽度大于所述顶面的宽度，并且所述底面的宽度大于所述转折点处的宽度。9.一种半导体结构，包括: 半导体衬底，包括第一区和第二区，其中，所述第一区包括有源区的微间距，并且所述第二区包括有源区的大间距； 第一浅沟槽隔离(STI)，位于所述第一区中，包括与所述半导体衬底相连接的侧壁，其中，所述第一 STI从所述半导体衬底的底部突出，并且所述第一 STI包括: 底面，与所述半导体衬底的底部接触； 顶面，与所述底面相对， 其中，所述底面的宽度大于所述顶面的宽度；以及 第二浅沟槽隔离(STI)，位于所述第二区中，包括与所述半导体衬底相连接的侧壁，其中，所述第二 STI从所述半导体衬底的底部突出，并且所述第二 STI包括: 底面，与所述半导体衬底的所述底部接触； 顶面，与所述底面相对， 其中，所述底面的宽度大于所述顶面的宽度。10.一种制造半导体结构的方法，包括: 在半导体衬底上形成焊盘氧化物层； 在所述焊盘氧化物层上形成掩模层； 在所述掩模层上形成图案化的光刻胶层，其中，所述图案化的光刻胶层包括暴露所述掩模层的部分的开口； 穿过所述图案化的光刻胶层的开口对所述掩模层和所述焊盘氧化物层实施第一蚀刻，从而形成所述焊盘氧化物层的开口； 穿过所述焊盘氧化物层的所述开口对所述半导体衬底实施第二蚀刻，从而形成沟槽；以及 穿过所述沟槽对所述半导体衬底实施第三蚀刻，从而侵蚀所述沟槽的底部。
【专利摘要】本发明提供了一种半导体结构，包括半导体衬底和浅沟槽隔离(STI)。STI包括与半导体衬底相连接的侧壁。STI从半导体衬底的底部突出，并且STI包括与半导体衬底的底部接触的底面、与底面相对的顶面。底面的宽度大于顶面的宽度。
【IPC分类】H01L21/762, H01L27/04
【公开号】CN105280635
【申请号】CN201410770314
【发明人】张哲诚, 程潼文, 谢瑞夫, 林木沧
【申请人】台湾积体电路制造股份有限公司
【公开日】2016年1月27日
【申请日】2014年12月15日
【公告号】US20160027684