[0082] 第一侧壁部分103b_3和第二侧壁部分103b_4分别具有与底部103c交界的长度 L|j_ 3和长度ιβ4。在一些实施例中，长度3基本小于长度4。在一些实施例中，长 度 3和长度4的总长度与底部103c的长度Lg为预定比率。在一些实施例中，长度 L侧壁3和长度_ 4的总长度与长度L底的预定比率为约1/5至约2/3。
[0083] 图4B是根据本发明的各个实施例具有不同尺寸和形状的侧壁部分103b的组合的 半导体结构400的截面图。在一些实施例中，半导体结构400包括如图3配置的高k介电 层101和第一金属102。在一些实施例中，半导体结构400的第二金属103包括底部103a、 第一侧壁部分103b-3和第二侧壁部分103b-4。
[0084] 在一些实施例中，第一侧壁部分103b_3为三角形形状并且具有与图3B中的侧壁 部分103b类似的配置，并且第二侧壁部分103b-4是L形形状并且具有与图3A中的侧壁部 分103b类似的配置。在一些实施例中，第一侧壁部分103b-3和第二侧壁部分103b-4是基 本上相同或不同的材料。
[0085] 第一侧壁部分103b-3和第二侧壁部分103b-4分别具有与底部103c交界的长度 L|j_ 3和长度ιβ4。在一些实施例中，长度3和长度4的总长度与底部103c的长度 为预定比率，该预定比率为约1/5至约2/3。
[0086] 图5是根据本发明的各个实施例的半导体结构600的截面图。在一些实施例中，半 导体结构600包括衬底107、层间介电层（ILD) 109、间隔件108和替代金属栅极601。在一 些实施例中，半导体结构600是半导体器件中的单元晶体管。在一些实施例中，取决于在衬 底107中诱导的大多数载流子，半导体结构600配置为不同类型的晶体管，诸如NM0S、PM0S 等。衬底107还可以包括邻近替代金属栅极601的一些掺杂区，并且掺杂区可以是诸如源 极和漏极的接触件。
[0087] 在一些实施例中，衬底107设置在替代金属栅极下面并且在单元晶体管的操作期 间被掺杂以用作载流子诱导的掩埋沟道。在一些实施例中，诸如晶体管、电阻器、和/或电 容器的各种器件形成在衬底107上并且通过互连层互连至额外的集成电路。
[0088] 在一些实施例中，衬底107是块状半导体衬底、绝缘体上硅（SOI)衬底等。在一些 实施例中，衬底100包括元素半导体，诸如晶体结构的娃或锗；化合物半导体，诸如娃锗、碳 化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；或它们的组合。
[0089] 在一些实施例中，ILD109设置在衬底107上方。在一些实施例中，ILD109设置在 衬底107的表面107a上。在一些实施例中，ILD109限定第一腔109a以围绕设置在衬底 107上方的替代金属栅极。替代金属栅极设置在第一腔109a内。
[0090] 在一些实施例中，ILD109包括一种或多种介电材料和/或一个或多个介电层。 在一些实施例中，介电材料包括氧化硅、氮化硅、氮氧化硅、自旋玻璃（S0G)、氟化石英玻璃 (FSG)、碳掺杂的氧化硅（例如，SiCOH)，BLACKDIAMOND? (加利福尼亚州圣克拉拉的 应用材料）、XEROGEL·?、AEROGEL?、氟化非晶碳、聚对二甲苯、BCB(双苯并环丁 烯）、FLARE?,SILK? (米奇米德兰陶氏化学）、聚酰亚胺、其他合适的多孔聚合物材 料、其他合适的介电材料和/或它们的组合。在一些实施例中，ILD109包括高密度等离子 体（HDP)介电材料（例如，HDP氧化物）和/或高纵横比工艺（HARP)介电材料（例如，HARP 氧化物）。
[0091] 在一些实施例中，间隔件108设置在衬底107上方并且被ILD109围绕。在一些实 施例中，间隔件108设置在衬底107的表面107a上。在一些实施例中，间隔件108限定第 二腔108a以围绕设置在衬底107上方的替代金属栅极。替代金属栅极设置在第二腔108a 内。
[0092] 在一些实施例中，间隔件108为单层或多层结构。在一些实施例中，间隔件108包 括诸如氮化硅、碳化硅、氮氧化硅、其他合适的材料和/或它们的组合的介电材料。
[0093] 在一些实施例中，替代金属栅极设置在衬底107上方且设置在第一腔109a和第二 腔108a内。在一些实施例中，替代金属栅极是与图3的半导体结构100或图4的半导体结 构200类似的结构。
[0094] 在一些实施例中，替代金属栅极包括由间隔件108和ILD109围绕的高k介电层 101。在一些实施例中，高k介电层101围绕第一金属结构，第一金属结构包括设置在高k 介电层101上方的第一金属102和围绕第二金属结构的中间金属层105。在一些实施例中， 第一金属结构设置在由高k介电层101限定的第三腔104内。在一些实施例中，第二金属 结构设置在由中间金属层105限定的凹槽106内。
[0095] 在一些实施例中，第二金属结构包括第二金属103。第二金属103包括水平设置在 中间金属层105上和内的底部103a和从底部103a的端部103c延伸的侧壁部分103b。在 一些实施例中，如图3或图4中的底部103a那样配置底部103a。在一些实施例中，如图3、 图3A、图3B、图4、图4A或图4B中的侧壁部分103b那样配置侧壁部分103b。
[0096] 在一些实施例中，根据半导体结构600的期望的阈值电压来限定底部103a和侧壁 部分103b的尺寸和形状。在一些实施例中，底部103a具有预定长度Lg和厚度。在一 些实施例中，底部l〇3a的厚度为约0.lnm至约8nm。在一些实施例中，侧壁部分103b具 有与底部l〇3a交界的预定长度或预定的矩形形状。
[0097] 在一些实施例中，调节预定长度Lg、厚度或长度L!?以具有半导体结构600的 期望的阈值电压或功函数。在一些实施例中，期望的阈值电压在大于约l〇〇mV的范围内。在 一些实施例中，预定尺寸和形状的第二金属结构的离子变化小于约3 %。
[0098] 在一些实施例中，侧壁部分103b是如图3B所示的锥形的结构。回到图5,侧壁部 分103b为诸如矩形、四边形、三角形或多边形的各种形状，这取决于半导体结构600的期望 的阈值电压或功函数。在一些实施例中，长度与长度1^处于预定比率以达到半导体结 构600的期望的阈值电压或功函数。在一些实施例中，比率为约1/5至约2/3。
[0099] 在一些实施例中，栅极填充金属110设置在由中间金属层105和第二金属结构 (103a，103b)限定的凹槽106内。在一些实施例中，栅极填充金属110包括具有独立功函数 的金属。在一些实施例中，栅极填充金属110包括铝、钨或钴及其合金。
[0100] 在本发明中，也公开了制造半导体结构的方法。在一些实施例中，通过方法700形 成半导体结构。方法700包括多个操作，并且描述和示例不被认为是限制操作的顺序。
[0101] 图6是根据本发明的各个实施例的制造半导体器件的方法700的示意图。方法 700 包括多个操作（701、702、703、704、705、706、707、708 和 709)。
[0102] 在操作701中，如图6A所示，提供衬底107、层间介电层（ILD) 109、间隔件108和 牺牲栅电极111。在一些实施例中，衬底107、ILD109和间隔件108具有类似于图5的结 构。在一些实施例中，间隔件108和ILD109围绕牺牲栅电极111。在一些实施例中，ILD109 包封间隔件108和牺牲栅电极111。根据现有技术，在衬底107上形成ILD109、间隔件108 和牺牲栅电极111。
[0103] 在一些实施例中，通过毯式沉积覆盖牺牲栅电极111的顶面和侧壁的共形介电膜 来形成牺牲栅电极111和ILD109之间的间隔件108。在一些实施例中，间隔件108是由热 壁（hotwall)、低压化学汽相沉积（LPCVD)操作形成的氮化硅膜。接下来，例如通过等离子 体蚀刻或反应离子蚀刻（RIE)来各向异性地蚀刻间隔件108。间隔件108的各向异性蚀刻 从水平表面去除介电膜，诸如牺牲栅电极111的顶面以及衬底107的表面107a。在一些实 施例中，RIE蚀刻持续足够长的时间以从所有水平表面去除间隔件108。
[0104] 在操作702中，如图6B所示，去除ILD109的一部分。在一些实施例中，去除ILD 109的顶部，从而使得牺牲栅电极111的顶面111a暴露。在一些实施例中，实施诸如化学机 械抛光（CMP)操作的平坦化操作以去除ILD109的顶部。在一些实施例中，CMP操作包括高 选择性以向ILD109、间隔件108和牺牲栅电极111提供基本平坦的顶面。在一些实施例中， CMP工艺具有低凹陷和/或金属腐蚀效果。实施平坦化操作以去除牺牲栅电极111的顶面 111a上方的过量的ILD109,直到牺牲栅电极111从ILD109暴露出。
[0105] 在操作703中，如图6C所示，去除牺牲栅电极111。在一些实施例中，去除牺牲栅 电极111，并且因此形成腔108a。在一些实施例中，由多晶硅形成牺牲栅电极111。利用湿 蚀刻剂去除多晶硅牺牲栅极电极111，湿蚀刻剂包括水和四甲基氢氧化铵的溶液，其中，四 甲基氢氧化铵在溶液中的体积比在10-35 %之间。在蚀刻期间，将四甲基氢氧化铵溶液加热 至在60-95摄氏度之间的温度。
[0106] 在一些实施例中，在蚀刻工艺期间应用诸如超声波或兆声波能量的音波能量。音 波能量向蚀刻剂提供搅动，这使得蚀刻残留物从改变的牺牲栅电极111去除并且允许新蚀 刻剂进入沟槽以蚀刻牺牲栅电极111。
[0107] 在操作704中，如图6D所示，设置共形于腔108a的侧壁以及ILD109和间隔件 108的顶面的高k介电层101。在一些实施例中，高k介电层101包括通过任何已知技术形 成的高介电常数膜，已知技术诸如但不限于化学汽相沉积（CVD)或原子层沉积（ALD)。
[0108] 在一些实施例中，形成包括基部101a和侧部101b的高k介电层101。在一些实施 例中，基部l〇la设置在衬底107上方，并且侧部101b从基部101a的端部101c延伸并且基 本上垂直于基部l〇la。