嵌入式晶体管的制作方法
【专利说明】
[0001] 相关申请的交叉引用
[0002] 本申请是2011年10月13日提交的标题为"Embedded Transistor"的美国专利 申请第13/273, 012号的部分继续申请案，其全部内容结合于此作为参考。
技术领域
[0003] 本发明总体涉及半导体领域，更具体地，涉及晶体管及其制造方法。
【背景技术】
[0004] 通常，互补金属氧化物半导体（CMOS)晶体管包括栅电极和栅介质，其形成在衬底 (通常为硅半导体衬底）上。通过将N型或P型杂质注入到衬底中而在栅电极的相对两侧 上形成轻掺杂漏极。氧化物衬垫和一个或多个注入掩模（通常称为间隔件）邻近栅电极形 成，并且实施额外的注入以完成源极/漏极区。然后，通过控制施加至栅电极的电压电平可 控制流经源极/漏极区的电流。
[0005] 在过去的几十年，CMOS晶体管尺寸的减小已提供了速度、性能、电路密度和每单元 功能成本方面的持续改进。随着传统块体M0SFET的栅极长度的减小，源极和漏极越来越与 沟道相互作用并且对沟道电势产生影响。因此，具有短栅极长度的晶体管遭受与栅极不能 基本控制沟道的导通和关闭状态有关的问题。
【发明内容】
[0006] 根据本发明的一个方面，提供了一种制造半导体器件的方法，该方法包括：将电介 质生长改性剂注入到沟槽的第一侧壁内；以及沿着沟槽的第一侧壁和底部形成栅极绝缘 层，其中，栅极绝缘层沿着沟槽的第一侧壁以不同于沿着沟槽的底部的速率形成，使得栅极 绝缘层沿着沟槽的第一侧壁具有逐减的厚度。
[0007] 优选地，电介质生长改性剂包括氟。
[0008] 优选地，该方法还包括：将电介质生长改性剂注入到沟槽的不同于第一侧壁的第 二侧壁内。
[0009] 优选地，以大于零的第一角度实施将电介质生长改性剂注入到第一侧壁内。
[0010] 优选地，第一角度大于沟槽的宽度除以沟槽的高度的反正切。
[0011] 优选地，以与第一角度相对的第二角度将电介质生长改性剂注入到第二侧壁内。
[0012] 优选地，沟槽具有不包括电介质生长改性剂的第二侧壁。
[0013] 根据本发明的另一方面，提供了一种制造半导体器件的方法，该方法包括：以第一 角度将第一电介质生长改性剂注入到沟槽的第一侧壁内；将第二电介质生长改性剂注入到 沟槽的不同于第一侧壁的第二侧壁内，其中，以不同于第一角度的第二角度实施第二电介 质生长改性剂的注入；以及沿着沟槽的底部、第一侧壁和第二侧壁生长栅极绝缘层，其中， 栅极绝缘层沿着沟槽的底部具有第一厚度，第一厚度小于栅极绝缘层沿着第一侧壁和第二 侧壁具有的第二厚度。
[0014] 优选地，电介质生长改性剂包括氟。
[0015] 优选地，第一角度大于沟槽的宽度除以沟槽的高度的反正切。
[0016] 优选地，第二角度大于沟槽的宽度除以沟槽的高度的反正切并且与第一角度相 对。
[0017] 优选地，该方法还包括：将栅电极沉积在沟槽内。
[0018] 优选地，生长栅极绝缘层包括原位蒸汽生成工艺。
[0019] 优选地，生长栅极绝缘层包括化学汽相沉积工艺。
[0020] 根据本发明的又一方面，提供了一种半导体器件，包括：沟槽，位于衬底中，沟槽包 括第一侧壁、第二侧壁和底部；以及栅极绝缘层，内衬于沟槽的第一侧壁、第二侧壁和底部， 其中，内衬于第一侧壁的栅极绝缘层具有从沟槽的顶部到沟槽的底部逐减的厚度。
[0021] 优选地，内衬于第二侧壁的栅极绝缘层具有不变的厚度。
[0022] 优选地，内衬于第二侧壁的栅极绝缘层具有从沟槽的顶部到沟槽的底部逐减的厚 度。
[0023] 优选地，该半导体器件还包括：位于第一侧壁内的第一浓度的电介质生长增强材 料。
[0024] 优选地，该半导体器件还包括：位于第二侧壁内的第二浓度的电介质生长增强材 料。
[0025] 优选地，沟槽的底部基本不包括电介质生长增强材料。
【附图说明】
[0026] 为了更全面地理解本公开及其优势，现将结合附图所进行的以下描述作为参考， 其中：
[0027] 图1至图8示出了根据实施例的在制造嵌入式晶体管中的各种中间阶段；
[0028] 图9示出了根据实施例的使用嵌入式晶体管的存储单元的平面图；
[0029] 图10A和图10B是图9中示出的存储单元的截面图；
[0030] 图11至图12示出了根据实施例的使用双面倾斜角注入的实施例；以及
[0031] 图13至图14示出了根据实施例的使用单个倾斜角注入的实施例。
【具体实施方式】
[0032] 下面详细讨论各实施例的制造和使用。然而，应该理解，本发明提供了许多可以在 各种具体环境中实现的可应用的概念。所讨论的具体实施例仅仅是说明制造和使用本发明 的具体方式，而不限制本发明的范围。贯穿本发明的各种视图和说明性实施例，相同的参考 数字用于表示相同的元件。
[0033] 首先参照图1，提供衬底110,衬底110具有形成在其上的第一图案化掩模112。衬 底110可包括任意半导体材料并且可包括已知结构，例如，该已知结构包括有渐变层或掩 埋层。在实施例中，衬底110包括可未掺杂或掺杂（例如，P型、η型、或它们的组合）的块 状硅。可使用适用于半导体器件形成的其他材料。然而，在实施例中，衬底110是块状硅。
[0034] 形成第一图案化掩模112以图案化下面的材料，诸如，下面的衬底110。在实施例 中，第一图案化掩模112包括已被掩蔽、曝光和显影的光刻胶材料。通常，沉积、辐射（曝 光）和使光刻胶材料显影以去除光刻材料的一部分，从而限定图1中所示的图案。剩余的 光刻胶材料保护下面的材料免受诸如蚀刻的后续处理步骤的影响。
[0035] 图1还示出了可选的硬掩模114。硬掩模114是防止在蚀刻工艺期间去除诸如衬 底110的下面的结构的保护层。在某些情况下，由于要被图案化的材料、蚀刻工艺的持续时 间、所用蚀刻剂的类型等，除了第一图案化掩模112以外，需要掩模。在衬底110是硅衬底 的实施例中，一种这样合适的硬掩模114包括诸如氧化硅层的氧化物层和上面的诸如氮化 硅（Si3N4)层的氮化物层。通过诸如在包括氧化物、Η20、Ν0或它们的组合的环境中的湿或干 热氧化的任何氧化工艺，或通过使用正硅酸乙酯（TE0S)和氧气作为前体的化学汽相沉积 (CVD)技术可形成氧化物层。例如，通过在02、H20、N0、它们的组合等的环境中的原位蒸汽 生成（ISSG)工艺也可形成氧化物层。在实施例中，氧化物层的厚度为约50 A至约丨00人。 通过使用硅烷和氨气作为前体气体的CVD技术可形成氮化物层。使用CHF3等离子体可图 案化氮化物层，并且使用〇匕等离子体可图案化氧化物层。
[0036] 本领域一般技术人员会意识到，其他掩模材料和/或结构可用于形成第一图案化 掩模112或/和硬掩模114。例如，可使用其他材料、单层、三层或更多层等。在可选实施例 中，硬掩模可包括单个氮化硅层，而没有下面的氧化物层。
[0037] 图2示出了根据实施例的已图案化衬底之后的衬底110。通过实施一次或多次蚀 刻步骤可图案化衬底110,从而形成沟槽2161至216 5(共同称为沟槽216)，其中鳍218介于 邻近的沟槽216之间。通过例如HBr/02、HBr/Cl2/02S SF 6/Cl2等离子体可蚀刻衬底110。 如下文将更详细地讨论的，鳍218将形成晶体管的源极/漏极区，而交替的沟槽将形成晶体 管的栅电极。其他沟槽将形成例如浅沟槽隔离（STI)的隔离结构。
[0038] 在图2所示的实施例中，沟槽216可具有约1〇〇〇 A至约4000 A的深度Di (因此 为鳍218的高度），并且鳍218可具有约1〇〇 I至约800 A的宽度I。尽管本实施例中示 出的鳍218的宽度％相同，但是其他实施例可利用不同宽度的鳍218。如上所述，后续处理 在鳍218的上部中形成源极/漏极区。因此，可调整尺寸（例如，鳍218的宽度和高度）以 达到晶体管的理想电气特性。此外，应该注意，同一晶圆上的鳍可具有不同的宽度和深度。
[0039] 此外，也可改变沟槽的宽度^。如上