发明阵列基板的制造方法又一实施例的流程图；
[0033]图9a_图9c为本发明又一实施例各步骤中阵列基板的断面图。
【具体实施方式】
[0034]下面结合附图和实施方式对本发明进行详细说明。
[0035]请参阅图1，其中图1是本发明提供的阵列基板实施方式一的结构示意图，如图1所示，该阵列基板包括基板100以及依次形成在基板100上的缓冲层101、第一遮光图案102、钝化层103、第一半导体图案104、栅极绝缘层105、第一栅极图案106、层间绝缘层107及两个第一源/漏电极图案108及109。
[0036]该阵列基板设置有第一通孔110和第二通孔111，两个第一源/漏电极图案108及109中的一个108通过第一通孔110与第一半导体图案104和第一遮光图案102电性连接;两个第一源/漏电极图案108及109中的另一个109通过第二通孔111与第一半导体图案104电性连接，且与第一遮光图案102保持电性绝缘。
[0037]其中基板100—般为玻璃基板或者塑料基板，也可以采用其他透明材料。
[0038]第一遮光图案102和第一栅极图案106均为金属材料，如钼(Mo)、钛(Ti)、铜(Cu)、铷(Rb)或其合金材料等。
[0039]其中，第一遮光图案102的宽度小于第一通孔110与第二通孔111之间的距离，以使得第一遮光图案102和第一通孔110在基板100上的投影彼此重叠，而第一遮光图案102和第二通孔111在基板100上的投影彼此错开。
[0040]其中，第一半导体图案104包括一个第一沟道区1041以及位于第一沟道区1041两侧的两个第一重掺杂区1042及1043;其中，第一源/漏电极图案108通过第一通孔110与第一重掺杂区1042电性连接，第一源/漏电极图案109通过第二通孔111与第一重掺杂区1043电性连接。
[0041]其中，第一通孔110和第二通孔111设置成使得两个第一源/漏电极图案108及109分别通过第一通孔110和第二通孔111与两个第一重掺杂区1042及1043的侧壁接触，两个第一源/漏电极图案108及109中的一个通过第一通孔110与第一遮光图案102的顶壁接触。
[0042]其中，第一半导体图案104进一步包括两个第一轻掺杂区1044及1045，其中第一轻掺杂区1044位于第一沟道区1041与第一重掺杂区1042之间且与二者相邻设置，第一轻掺杂区1045位于第一沟道区1041和第一重掺杂区1043之间且与二者相邻设置。两个第一轻掺杂区1044及1045是在第一栅极图案106形成后，以第一栅极图案106为模板进行沟道轻掺杂而形成。
[0043]第一源/漏电极图案108通过第一通孔110与第一重掺杂区1042的侧壁接触，第一源/漏电极图案109通过第二通孔111与第一重掺杂区1043的侧壁接触，构成了载流子的输运通道；当在电路导通时，载流子浓度增加，同时开启电流增大，第一遮光图案102上施加的电压会吸引载流子，从而将沟道位置由栅极绝缘层105与第一半导体图案104接触面移到第一半导体图案104内部，避免了界面缺陷对载流子输运的影响，减小载流子在输运过程中的损耗，增强TFT驱动能力。
[0044]请参阅图2，其中图2是本发明提供的阵列基板实施方式二的结构示意图。
[0045]在本实施例中，阵列基板包括如图1所示的栅极端子区域的TFT顶栅结构，以及设置在基板100上的有效显示区域的TFT顶栅结构。其中，栅极端子区域的TFT顶栅结构可用来作为G0A的开关元件，而有效显示区域的TFT顶栅结构可用来作为显示像素的开关元件。
[0046]如图2所示，该阵列基板进一步包括第二遮光图案202、第二半导体图案204、第二栅极图案206以及两个第二源/漏电极图案208及209，其中第二遮光图案202位于缓冲层101与钝化层103之间，第二半导体图案204位于钝化层103与栅极绝缘层105之间，第二栅极图案206位于栅极绝缘层105与层间绝缘层107之间，两个第二源/漏电极图案208及209位于层间绝缘层107上，该阵列基板进一步设置有第三通孔210和第四通孔211，两个第二源/漏电极图案208及209分别通过第三通孔210和第四通孔211与第二半导体图案204电性连接，且与第二遮光图案202电性绝缘。
[0047]其中，第二半导体图案204包括一个第二沟道区2041以及位于第二沟道区两侧的两个第二重掺杂区2042及2043;其中，第三通孔210和第四通孔211设置成使得两个第二源/漏电极图案208及209分别通过第三通孔210和第四通孔211与两个第二重掺杂区2042及2043的顶壁接触;其中，第二遮光图案202在基板100上的投影覆盖第二半导体图案204在基板100上的投影。
[0048]其中，第二半导体图案204进一步包括两个第二轻掺杂区2044及2045，其中第二轻掺杂区2044与第二沟道区2041和第二重掺杂区2042相邻设置，第二轻掺杂区2045与第二沟道区2041和第二重掺杂区2043相邻设置。两个第二轻掺杂区2044及2045是在第二栅极图案206形成后，以第二栅极图案206为模板进行沟道轻掺杂而形成。
[0049]通过控制刻蚀选择比以及梯度刻蚀的方法控制第三通孔210和第四通孔211的刻蚀深度，使第三通孔210和第四通孔211不与第二遮光图案202接触。在本实施例中，第一遮光图案102与第二遮光图案202均为金属材料或合金材料，但是两者的宽度是不同，所起的作用也是完全不同的，第二遮光图案202是必须足够宽以遮挡第二沟道区2041和两个第二重掺杂区2042及2043;而第一遮光图案102是用于通过第一遮光图案102上施加的电压来吸引载流子，从而将沟道位置由栅极绝缘层105与第一半导体图案104接触面移到第一半导体图案104内部，避免了界面缺陷对载流子输运的影响，减小载流子在输运过程中的损耗，增强TFT驱动能力。
[0050]请参阅图3，其中图3是本发明提供的阵列基板实施方式三的结构示意图。
[0051]在本实施例中，阵列基板包括如图1所示的NTFT顶栅结构，以及设置在基板100上的PTFT顶栅结构。其中，NTFT顶栅结构和PTFT顶栅结构可分别用来作为G0A的开关元件。
[0052]如图3所示，该阵列基板进一步包括第三遮光图案302、第三半导体图案304、第三栅极图案306以及两个第三源/漏电极图案308及309，其中第三遮光图案302位于缓冲层101与钝化层103之间，第三半导体图案304位于钝化层103与栅极绝缘层105之间，第三栅极图案306位于栅极绝缘层105与层间绝缘层107之间，两个第三源/漏电极图案308及309位于层间绝缘层107上，该阵列基板进一步设置有第五通孔310和第六通孔311，第三源/漏电极图案308通过第五通孔310与第三半导体图案304和第三遮光图案302电性连接;第三源/漏电极图案309通过第六通孔311与第三半导体图案304电性连接，且与第三遮光图案302保持电性绝缘。
[0053]其中，第三半导体图案304包括一个第三沟道区3041以及位于第三沟道区两侧的两个第三重掺杂区3042及3043;其中，第三源/漏电极图案308通过第五通孔310与第三重掺杂区3