042电性连接，第三源/漏电极图案309通过第六通孔311与第三重掺杂区3043电性连接。
[0054]其中，第五通孔310和第六通孔311设置成使得两个第三源/漏电极图案308及309分别通过第五通孔310和第六通孔311与两个第三重掺杂区3042及3043的侧壁接触，两个第三源/漏电极图案308及309中的一个通过第五通孔310与第三遮光图案302的顶壁接触。
[0055]本实施例中提供的阵列基板主要用于M0S管类器件中，通过将遮光层置于缓冲层上方，并使其与源/漏电极相接，从而复用遮光层光罩，在不增加工序和生产成本的前提下，提高TFT驱动能力。
[0056]本发明还提供一种阵列基板的制造方法，图4为本发明阵列基板的制造方法的流程图；图5a_图5g为本发明各步骤中阵列基板的断面图。如图4和图5所示，该阵列基板的制造方法具体包括如下步骤:
[0057]S1:在基板400上依次形成缓冲层401、第一遮光图案402、钝化层403、第一半导体图案404、栅极绝缘层405、第一栅极图案406以及层间绝缘层407。
[0058]其中，第一半导体图案404包括一个第一沟道区4041以及位于第一沟道区4041两侧的两个第一重掺杂区4042及4043;第一半导体图案404进一步包括两个第一轻掺杂区4044及4045，其中第一轻掺杂区4044与第一沟道区4041和第一重掺杂区4042相邻设置，第一轻掺杂区4045与第一沟道区4041和第一重掺杂区4043相邻设置。
[0059]其中，该步骤具体包括:在基板400上通过化学气相沉积法依次沉积缓冲层401和第一遮光图案402，缓冲层401—般为氧化硅(S1x)或氮化硅(SiNx)层。其中第一遮光图案402通过掩膜光刻形成预定图案。
[0060]第一半导体图案404是通过化学气相沉积法在缓冲层401上形成非晶硅层，并通过退火工艺将该非晶硅层转化为多晶硅层，并通过光罩制程在该多晶硅层上形成预定图案，进而形成第一半导体图案404，参见图5a。
[0061 ] 对形成的第一半导体图案404采用构图工艺形成两个第一重掺杂区4042及4043。该构图工艺具体包括:在第一半导体图案404上涂覆光刻胶，采用掩膜工艺形成光刻胶完全保留区和光刻胶不保留区，去除不保留区的光刻胶，对第一半导体图案404两端暴露出的部分进行掺杂，形成两个第一重掺杂区4042及4043，并去除光刻胶，参见图5b-图5d。
[0062]在第一半导体图案404上表面沉积栅极绝缘层405，沉积并掩膜光刻图形化形成第一栅极图案406，其中第一栅极图案406与第一沟道区4041自对准。
[0063]以第一栅极图案406为模板，采用掺杂工艺在第一沟道区4041两侧形成两个第一轻掺杂区4044及4045，第一栅极图案406与第一沟道区4041自对准，使得在进行掺杂的操作得到两个第一轻掺杂区4044及4045的同时阻挡了掺杂离子进入第一沟道区4041。然后在第一栅极图案406上表面形成层间绝缘层407，参见图5e。
[0064]S2:形成第一通孔410和第二通孔411。其中第一通孔410设置成使得第一半导体图案404和第一遮光图案402部分裸露，第二通孔411使得第一半导体图案404部分裸露；参见图5f。
[0065]S3:在层间绝缘层407上形成两个第一源/漏电极图案408及409。在层间绝缘层407上形成两个第一源/漏电极图案408及409，以使两个第一源/漏电极图案408及409中的一个通过第一通孔410与第一半导体图案404和第一遮光图案402电性连接，第一源/漏电极图案408及409中的另一个通过第二通孔411与第一半导体图案404电性连接，并与第一遮光图案402电性绝缘，参见图5g。
[0066]第一源/漏电极图案408及409可采用溅射或化学气相沉积法等方法制备，并通过掩膜光刻图形化而形成。
[0067]其中，第一遮光图案402的宽度小于第一通孔410与第二通孔411之间的距离，以使得第一遮光图案402和第一通孔410在基板400上的投影彼此重叠，而第一遮光图案402和第二通孔411在基板400上的投影彼此错开。
[0068]其中，第一通孔410和第二通孔411设置成使得两个第一源/漏电极图案408及409分别通过第一通孔410和第二通孔411与两个第一重掺杂区4042及4043的侧壁接触，第一源/漏电极图案408通过第一通孔410与第一遮光图案402的顶壁接触。
[0069]图6为本发明阵列基板的制造方法另一实施例的流程图；图7a_图7c为本发明另一实施例各步骤中阵列基板的断面图。该阵列基板的制造方法是在前一实施例的步骤基础上进行的，因此本实施例在前一实施例的基础上进行描述。
[0070]在基板400上依次形成缓冲层401、第一遮光图案402、钝化层403、第一半导体图案404、栅极绝缘层405、第一栅极图案406以及层间绝缘层407的步骤进一步包括:
[0071]S4:在位于缓冲层401与钝化层403之间形成第二遮光图案502，在钝化层403与栅极绝缘层405之间形成第二半导体图案504，在栅极绝缘层405与层间绝缘层407之间形成第二栅极图案506，参照图7a所示。
[0072]其中，第二半导体图案504进一步包括两个第二轻掺杂区5044及5045，其中第二轻掺杂区5044与第二沟道区5041和第二重掺杂区5042相邻设置，第二轻掺杂区5045与第二沟道区5041和第二重掺杂区2043相邻设置。两个第二轻掺杂区5044及5045是在第二栅极图案506形成后，以第二栅极图案506为模板进行沟道轻掺杂而形成。
[0073]其中第二重掺杂区和第二轻掺杂区的形成步骤参考前一实施例，不再赘述。
[0074]形成第一通孔410和第二通孔411的步骤进一步包括:
[0075]S5:形成第三通孔510和第四通孔511。第三通孔510和第四通孔511分别使得第二半导体图案504部分裸露504，参照图7b所示。
[0076]在层间绝缘层407上形成两个第一源/漏电极图案408及409的步骤进一步包括:
[0077]S6:在层间绝缘层407上形成两个第二源/漏电极图案508及509。在层间绝缘层407上形成两个第二源/漏电极图案508及509以使得两个第二源/漏电极图案508及509分别通过第三通孔510和第四通孔511与第二半导体图案504电性连接，且与第二遮光图案502电性绝缘。参照图7 c所示。
[0078]图8为本发明阵列基板的制造方法又一实施例的流程图；图9a_图9c为本发明又一实施例各步骤中阵列基板的断面图。该阵列基板的制造方法第一实施例的步骤基础上进行的，因此本实施例在第一实施例的基础上进行描述。
[0079]本实施例是将本发明的阵列基板结构设计用于PTFT的应用例，进而阐述其用于PTFT的制造方法。
[0080]在基板400上依次形成缓冲层401、第一遮光图案402、钝化层403、第一半导体图案404、栅极绝缘层405、第一栅极图案406以及层间绝缘层407的步骤进一步包括:
[0081 ] S7:在位于缓冲层401与钝化层403之间形成第三遮光图案602，在钝化