域，遮光区域内至少设置有一个第一薄膜晶体管110;阵列基板还包括:
[0046]位于第一基板100下方的第二基板200;第二基板200在与第一基板100的各遮光区域对应区域中设置有至少一个第二薄膜晶体管210;
[0047]第一基板100上至少有一个第一薄膜晶体管110通过至少贯穿第一基板100的第一过孔120与第二基板200上的第二薄膜晶体管210电性连接。
[0048]本发明实施例提供的上述阵列基板，通过将一部分薄膜晶体管即第一薄膜晶体管制作在第一基板上，将另一部分薄膜晶体管即第二薄膜晶体管制作在第二基板上，且第二薄膜晶体管位于与第一基板的各遮光区域对应区域中，并通过至少贯穿第一基板的第一过孔使第一薄膜晶体管与第二薄膜晶体管电性连接，与现有的阵列基板中将属于同一像素区域中的多个薄膜晶体管均设置于一个基板上相比，本发明实施例提供的上述阵列基板，通过叠层方式可以使第一基板中用于设置薄膜晶体管的遮光区域的面积减小，从而可以在较小的像素区域中设置较多的薄膜晶体管，进而提高显示的分辨率;并且，还可以提高阵列基板的开口率。
[0049]进一步地，在具体实施时，在本发明实施例提供的上述阵列基板中，如图2a至图2f所示，还包括:位于第一基板100与第二薄膜晶体管210之间，且位于电性连接的第一薄膜晶体管110与第二薄膜晶体管210之间的凸点300;
[0050]第一薄膜晶体管110与第二薄膜晶体管210通过对应的凸点300采用邦定方式电性连接。当然，第一薄膜晶体管和第二薄膜晶体管也可以通过其它方式进行电性连接，在此不作限定。
[0051]在具体实施时，在本发明实施例提供的上述阵列基板中，凸点可以设置于第一基板背离第一薄膜晶体管的一侧，并与各第一过孔一一对应且与第一薄膜晶体管电性连接；或者，
[0052]凸点也可以设置于第二薄膜晶体管上，并与各与第一薄膜晶体管电性连接的第二薄膜晶体管一一对应且电性连接。
[0053]进一步地，由于在第二薄膜晶体管的制作过程中各膜层会存在段差，从而使形成第二薄膜晶体管后的第二基板的上表面不平坦。因此，在具体实施时，在本发明实施例提供的上述阵列基板中，如图2a至图2f所示，还包括:位于凸点300与第二薄膜晶体管210之间的平坦化层220;
[0054]凸点300至少通过贯穿平坦化层220的第二过孔221与第二薄膜晶体管210电性连接。
[0055]在具体实施时，在本发明实施例提供的上述阵列基板中，第一薄膜晶体管可以为底栅型结构，也可以为顶栅型结构;第二薄膜晶体管可以为底栅型结构，也可以为顶栅型结构，在此不作限定。
[0056]在具体实施时，在本发明实施例提供的上述阵列基板中，薄膜晶体管一般包括有源层、栅极、源极和漏极。因此，在本发明实施例提供的上述阵列基板中，第一薄膜晶体管与第二薄膜晶体管电性连接指的是第一薄膜晶体管中的一个电极(栅极、源极或漏极)与第二薄膜晶体管中的一个电极(栅极、源极或漏极)电性连接。
[0057]在具体实施时，由于第一薄膜晶体管和第二薄膜晶体管通过过孔实现电性连接，因此第一薄膜晶体管和第二薄膜晶体管电性连接的两个电极之间的距离越近所需要的过孔的深度就越小，即过孔就越容易制作。因此，在本发明实施例提供的上述阵列基板中，第一薄膜晶体管中实现电性连接的电极与第一基板的距离越近，第二薄膜晶体管中实现电性连接的电极与第二基板之间的距离越远，制作过孔的工艺就越容易。
[0058]因此，较佳地，在本发明实施例提供的上述阵列基板中，当第一薄膜晶体管的栅极与第二薄膜晶体管电性连接时，在第一薄膜晶体管中，栅极位于源极和漏极的下方。
[0059]或者，较佳地，在本发明实施例提供的上述阵列基板中，当第一薄膜晶体管的源极与第二薄膜晶体管电性连接时:在第一薄膜晶体管中，源极位于栅极的下方，漏极与源极同层设置或位于栅极的上方。
[0060]或者，较佳地，在本发明实施例提供的上述阵列基板中，当第一薄膜晶体管的漏极与第二薄膜晶体管电性连接时:在第一薄膜晶体管中，漏极位于栅极的下方，源极与漏极同层设置或位于栅极的上方。
[0061]或者，较佳地，在本发明实施例提供的上述阵列基板中，当第二薄膜晶体管的栅极与第一薄膜晶体管电性连接时，在第二薄膜晶体管中，栅极位于源极和漏极的上方。
[0062]或者，较佳地，在本发明实施例提供的上述阵列基板中，当第二薄膜晶体管的源极或漏极与第一薄膜晶体管电性连接时，在第二薄膜晶体管中，源极和漏极均位于栅极的上方。
[0063]在具体实施时，在本发明实施例提供的上述阵列基板中，如图2a和图2f所示，还包括:位于第一基板100上的第一栅绝缘层130;以及位于第二基板200上的第二栅绝缘层230。
[0064]在具体实施时，在本发明实施例提供的上述阵列基板中，如图2b至图2f所示，还包括:位于第一基板100与第一薄膜晶体管110之间的第一缓冲层140;如图2a至图2f所示，还包括:位于第二基板200与第二薄膜晶体管210之间的第二缓冲层240。
[0065]在具体实施时，在本发明实施例提供的上述阵列基板中，如图2a、图2b和图2d所示，还包括:位于第一基板100上的第一介质层150;如图2a至图2e所示，还包括:位于第二基板200上的第二介质层250。
[0066]如图2a至图2f所示，下面以第一薄膜晶体管110包括第一栅极111、第一源极112、第一漏极113和第一有源层114;第二薄膜晶体管210包括第二栅极211、第二源极212、第二漏极213和第二有源层214为例说明第一薄膜晶体管和第二薄膜晶体管的结构。
[0067]实施例一:
[0068]当第一薄膜晶体管的栅极与第二薄膜晶体管的漏极电性连接时，如图2a所示，在第一薄膜晶体管110中，第一栅极111位于第一有源层114的下方，第一源极112和第一漏极113均位于第一有源层114的上方;在第二薄膜晶体管210中，第二栅极211位于第二有源层214的上方，第二源极212和第二漏极213均位于第二栅极211的上方;第一薄膜晶体管110的第一栅极111通过贯穿第一基板100的第一过孔120与第二薄膜晶体管210的第二漏极213电性连接。
[0069]实施例二:
[0070]当第一薄膜晶体管的源极与第二薄膜晶体管的漏极电性连接时，如图2b所示，在第一薄膜晶体管110中，第一栅极111位于第一有源层114的上方，第一漏极113位于第一有源层114的上方，第一源极112位于第一有源层114的下方;在第二薄膜晶体管210中，第二栅极211位于第二有源层214的上方，第二源极212和第二漏极213均位于第二栅极211的上方；第一薄膜晶体管110的第一源极112通过贯穿第一缓冲层140的过孔和贯穿第一基板100的第一过孔120与第二薄膜晶体管210的第二漏极213电性连接。
[0071]实施例三:
[0072]当第一薄膜晶体管的源极与第二薄膜晶体管的漏极电性连接时，如图2c所示，在第一薄膜晶体管110中，第一栅极111位于第一有源层114的上方，第一源极112和第一漏极113均位于第一有源层114的下方;在第二薄膜晶体管210中，第二栅极211位于第二有源层214的上方，第二源极212和第二漏极213均位于第二栅极211的上方;第一薄膜晶体管110的第一源极112通过贯穿第一缓冲层140的过孔和贯穿第一基板100的第一过孔120与第二薄膜晶体管210的第二漏极213电性连接。
[0073]实施例四:
[0074]当第一薄膜晶体管的漏极与第二薄膜晶体管的漏极电性连接时，如图2d所示，在第一薄膜晶体管110中，第一栅极111位于第一有源层114的上方，第一源极112位于第一有源层114的上方，第一漏极113位于第一有源层114的下方;在第二薄膜晶体管210中，第二栅极211位于第二有源层214的上方，第二源极212和第二漏极213均位于第二栅极211的上方；第一薄膜晶体管110的第一漏极113通过贯穿第一缓冲层140的过孔和贯穿第一基板100的第一过孔120与第二薄膜晶体管210的第二漏极213电性连接。
[0075]实施例五:
[0076]当第一薄膜晶体管的漏极与第二薄膜晶体管的漏极电性连接时，如图2e所示，在第一薄膜晶体管110中，第一栅极111位于第一有源层114的上方，第一源极112和第一漏极113均位于第一有源层114的下方;在第二薄膜晶体管210中，第二栅极211位于第二有源层21