半导体元件及其制造方法
【技术领域】
[0001]本发明是有关于一种电子元件及其制造方法，且特别是有关于一种半导体元件及其制造方法。
【背景技术】
[0002]随着半导体元件的积集度提高与尺寸缩小，半导体元件的击穿电压(Punch-through voltage)-崩溃电压(Breakdown voltage)相关性(Vpt-VbdCorrelat1n)愈来愈难达到所需目标。换言之，当半导体元件的尺寸缩小，其击穿电压与崩溃电压亦随之降低，进而影响半导体元件的可靠度(Reliability)。因此，在微小化的半导体工艺中，形成源极区或漏极区将极具挑战性。如此一来，如何改善半导体元件的击穿电压与崩溃电压，且同时维持半导体元件的源极区或漏极区的阻值，将变成相当重要的一门课题。
【发明内容】
[0003]本发明提供一种半导体元件及其制造方法，其可显着地提升击穿电压与崩溃电压。
[0004]本发明提供一种半导体元件及其制造方法，其可优化源极/漏极的结。
[0005]本发明提供一种半导体元件及其制造方法，其可应用在电荷捕捉非易失存储元件(Charge trapping non-volatile memory device)0
[0006]本发明提供一种半导体元件，包括具有第一导电型的基底、两叠层、具有第二导电型的第一掺杂区、非晶化前注入区以及具有第二导电型的第二掺杂区。两叠层位于基底上，其中各叠层包括介电层以及导体层。介电层位于基底上。导体层位于介电层上。第一掺杂区具有第一掺质，位于各叠层之间的基底中。非晶化前注入区位于第一掺杂区中。第二掺杂区具有第二掺质，位于非晶化前注入区中，其中第一导电型与第二导电型不同，且第二掺质的扩散速率大于第一掺质的扩散速率。此外，第二掺质的热活性(Thermal activat1n)高于第一掺质的热活性。
[0007]在本发明的一实施例中，更包括具有第二导电型的第三掺杂区位于第一掺杂区下方的基底中。
[0008]在本发明的一实施例中，上述第一掺质包括砷或锑(Antimony)，上述第二掺质包括磷，上述非晶化前注入区中包括碳、锗或IV族元素的原子、离子或分子。
[0009]本发明提供一种半导体元件的制造方法，包括下列步骤。提供具有第一导电型的基底。于基底上形成两叠层，其中各叠层包括介电层位于基底上。导体层位于介电层上。于各叠层之间的基底中形成具有第二导电型的第一掺杂区，其中第一掺杂区具有第一掺质。进行非晶化前注入工艺，于第一掺杂区中形成非晶化前注入区。于各叠层的侧壁上分别形成第一间隙壁。以第一间隙壁为掩模，注入第二掺质，以于非晶化前注入区中形成具有第二导电型的第二掺杂区，其中第一导电型与第二导电型不同，且第二掺质的扩散速率大于第一掺质的扩散速率，且第二掺质的热活性高于第一掺质的热活性。
[0010]在本发明的一实施例中，上述非晶化前注入区的形成方法包括于各叠层的侧壁上分别形成第二间隙壁。以第二间隙壁为掩模，进行非晶化前注入工艺，以于第一掺杂区中形成非晶化前注入区。
[0011]在本发明的一实施例中，上述非晶化前注入工艺是在形成第一间隙壁之后进行。且非晶化前注入工艺的步骤包括以第一间隙壁为掩模，进行倾斜离子注入工艺，上述倾斜离子注入工艺的倾斜角度为10度至15度之间。
[0012]在本发明的一实施例中，上述非晶化前注入工艺是在形成第一间隙壁以及形成第二掺杂区之后进行，且在进行非晶化前注入工艺之前，更包括对第一间隙壁上进行第一刻蚀工艺，以形成第二间隙壁。以第二间隙壁为掩模，进行非晶化前注入工艺。对第二间隙壁上进行第二刻蚀工艺，以暴露各叠层的侧壁。以叠层为掩模，于各叠层之间的基底中形成第一掺杂区。
[0013]在本发明的一实施例中，更包括上述第一掺杂区下方的基底中形成具有第二导电型的第三掺杂区。
[0014]在本发明的一实施例中，上述非晶化前注入区的形成包括在_80°C至-100°C之间的温度进行非晶化前注入工艺。
[0015]在本发明的一实施例中，上述第一掺质包括砷或锑，上述第二掺质包括磷，上述非晶化前注入区中包括碳、锗或IV族元素的原子、离子或分子。
[0016]基于上述，本发明实施例利用多道的离子注入工艺，将不易扩散的掺质(例如是砷)以及非晶化前注入区包围在高活性且易扩散的掺质(例如是磷)的周围，使得高活性的掺质不易扩散至基底中。如此一来，便可优化上述注入区域的结，进而提升半导体元件的击穿电压与崩溃电压。
[0017]为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
【附图说明】
[0018]图1A至图1C为依照本发明的第一实施例所绘示的半导体元件的制造流程的剖面示意图。
[0019]图2A至图2B为依照本发明的第二实施例所绘示的半导体元件的制造流程的剖面示意图。
[0020]图3A至图3E为依照本发明的第三实施例所绘示的半导体元件的制造流程的剖面示意图。
[0021]【符号说明】
[0022]10:基底
[0023]11:叠层
[0024]12:隧穿介电层
[0025]14:电荷储存层
[0026]15:介电层
[0027]16:导体层
[0028]100、104、106、106a、106b、200、204、206、206a、206b、300、304、306、306a、306b:掺杂区
[0029]102、202、302:非晶化前注入区
[0030]110、120、220、310、320:间隙壁
[0031]130、150、230、330、350:离子注入工艺
[0032]140、240、340:非晶化前注入工艺
[0033]Θ:角度
【具体实施方式】
[0034]在以下的实施例中，当第一导电型为N型，第二导电型为P型；当第一导电型为P型，第二导电型为N型。在本实施例中，是以第一导电型为P型，第二导电型为N型为例来实施，但本发明并不以此为限。P型掺杂例如是硼；N型掺杂例如是磷或是砷。
[0035]在以下的实施例中，半导体元件是以电荷捕捉非易失存储元件为例，但本发明并不以此为限。
[0036]图1A至图1C为依照本发明的第一实施例所绘示的半导体元件的制造流程的剖面示意图。
[0037]请参照图1A，提供基底10，基底10的材料例如是具有第一导电型的半导体基底，例如P型基底。半导体基底的材料例如是选自于由S1、Ge、SiGe, GaP, GaAs, SiC, SiGeC,InAs与InP所组成的群组中的至少一种材料。基底10也可以是绝缘体上硅(SOI)基底。
[0038]接着，于基底10上形成多个叠层11。各叠层11例如是包括介电层15与导体层
16。叠层11的方法例如是先依序形成介电材料层以及导体材料层。之后，进行光刻与刻蚀工艺。在一实施例中，介电层15做为栅介电层，导体层16做为栅极。介电层15的材料例如是氧化硅、氮氧化硅或高介电常数材料。高介电常数材料为介电常数高于4的介电材料，例如是HfA10、Hf02、Al203或Si 3N4。在另一实施例中，介电层15包括隧穿介电层12与电荷储存层14。导体层16例如是做为控制栅极。隧穿介电层12可以由单材料层构成。单材料层例如是低介电常数材料或是高介电常数材料。低介电常数材料为介电常数低于4的介电材料，例如是氧化硅或氮氧化硅。高介电常数材料为介电常数高于4的介电材料，例如是HfAlCKHfOpAl2O3S Si 3N4。險穿介电层12亦可以由两层或更多层材料层构成，本发明并不限于此，其形成方法可以是化学气相沉积法、热氧化法等。电荷储存层14可以是由单层、双层或更多层材料层构成。电荷储存层14的材料可以包括高介电常数材料所构成，例如是氮化物。在一实施例中，隧穿介电层12与电荷储存层14是由氧化物层、氮化物层与氧化物层所构成。导体层16材料例如是掺杂多晶硅、非掺杂多晶硅或其组合，其形成方法可以利用化学气相沉积