一种芯片让位槽叠装技术降低封装厚度的结构的制作方法
【技术领域】
[0001]本实用新型涉及一种芯片让位槽叠装技术降低封装厚度的结构，属于半导体封装技术领域。
【背景技术】
[0002]由于电子产品的微小化以及高运行速度需求的增加，而为提高单一半导体封装结构的性能与容量以符合电子产品小型化的需求，半导体封装结构以多芯片模块化成为趋势，从而由此将两个或两个以上的芯片组合在单一封装结构中，以缩减电子产品整体电路结构体积，并提升电性功能。近年来主要是使用垂直式的堆叠方法来安装所增加的芯片，为了让开打线，通常选用阶梯式装片(参见图1)或芯片中间加入隔离物来抬高上层芯片(参见图2)，让出下层芯片打线位置与线弧空间。但阶梯式装片会浪费一定的空间，并且会挡住下层芯片一部分的打线区域。而中间加隔离物的方法成本太高，需要额外增加一次装片过程以及增加一片(或多片)隔块、一层(或多层)粘结物质的成本。并且，多次装片而进行的多次烘烤会产生大量的有机挥发物，从而会污染芯片与框架爱表面，导致焊线不良、塑封料与框架、芯片之间的分层，从而会降低产品的可靠性。
【发明内容】
[0003]本实用新型的目的在于克服上述不足，提供一种芯片让位槽叠装技术降低封装厚度的结构，它既能达到芯片堆叠又不影响下层芯片打线的目的。
[0004]本实用新型的目的是这样实现的:一种芯片让位槽叠装技术降低封装厚度的结构，它包括基板，所述基板上通过粘结物质设置有第一芯片，所述第一芯片上通过粘结物质设置有一个或多个第二芯片，所述一个或多个第二芯片底部外围设置有一圈让位槽，所述第一芯片和第二芯片正面均通过金属线与基板相连接，所述让位槽使第二芯片避开金属线。
[0005]与现有技术相比，本实用新型具有以下有益效果:
[0006]1、比传统阶梯装片可为下层芯片让出更多打线空间(打线方式可以常规的正打线，也可以使常规的倒打线，依需要而定)，尤其是芯片四周都需要打线的芯片，传统阶梯装片无法实现；
[0007]2、与传统阶梯装片的堆叠结构相比较，上层第二芯片厚度尺寸不受限，可以大于等于第一芯片的厚度尺寸；
[0008]3、与传统加中间隔离物的堆叠方式，可节约隔离填充物以及减少有机粘结物质，减少有机物对框架与芯片的污染，提升产品可靠性；
[0009]4、比传统加中间隔离物的堆叠方式，可以大大地缩减封装体的厚度，满足产品薄型化的需求。
【附图说明】
[0010]图1为传统阶梯式芯片让位槽叠装技术降低封装厚度的结构的示意图。
[0011]图2为传统加隔离物的芯片让位槽叠装技术降低封装厚度的结构的示意图。
[0012]图3为本实用新型一种芯片让位槽叠装技术降低封装厚度的结构的示意图。
[0013]其中:
[0014]基板I
[0015]第一芯片2
[0016]粘结物质3
[0017]第二芯片4
[0018]金属线5
[0019]让位槽6。
【具体实施方式】
[0020]参见图3，本实用新型一种芯片让位槽叠装技术降低封装厚度的结构，它包括基板1，所述基板I上通过粘结物质3设置有第一芯片2，所述第一芯片2上通过粘结物质3设置有一个或多个第二芯片4，所述一个或多个第二芯片4底部周围设置有一圈让位槽6，所述第一芯片2和第二芯片4正面均通过金属线5与基板I相连接，所述让位槽6可以使第二芯片4避开金属线5。
[0021]第二芯片让位槽的加工工艺如下:
[0022]步骤一、第二芯片正面先贴膜进行芯片背面磨片；
[0023]步骤二、在完成磨片的芯片背面进行划片，只在芯片厚度方向划出一定宽度的让位槽，并不划透到正面线路，留一定的厚度余量(遗留的厚度尺寸乃依据打线方式选择)，保证支撑。让位槽根据第二芯片打线的位置可以是一边，两边、三边或四边；
[0024]步骤三、在完成让位槽的芯片背面贴膜，揭除芯片正面的蓝膜，进行芯片正面正常划片工艺。
【主权项】
1.一种芯片让位槽叠装技术降低封装厚度的结构，其特征在于:它包括基板(1)，所述基板(I)上通过粘结物质(3 )设置有第一芯片(2 )，所述第一芯片(2 )上通过粘结物质(3 )设置有一个或多个第二芯片(4)，所述一个或多个第二芯片(4)底部周围设置有一圈让位槽(6)，所述第一芯片(2)和第二芯片(4)正面均通过金属线(5)与基板(I)相连接，所述让位槽(6)使第二芯片(4)避开金属线(5)。
【专利摘要】本实用新型涉及一种芯片让位槽叠装技术降低封装厚度的结构，它包括基板（1），所述基板（1）上通过粘结物质（3）设置有第一芯片（2），所述第一芯片（2）上通过粘结物质（3）设置有一个或多个第二芯片（4），所述一个或多个第二芯片（4）底部外围设置有一圈让位槽（6），所述第一芯片（2）和第二芯片（4）正面均通过金属线（5）与基板（1）相连接，所述让位槽（6）使第二芯片（4）避开金属线（5）。本实用新型一种芯片让位槽叠装技术降低封装厚度的结构，它比传统阶梯装片可为下层芯片让出更多打线空间，上层芯片尺寸不受限，并且可节约填充物，节约成本，提升可靠性从而缩减封装体的厚度，满足产品小型化的需求。
【IPC分类】H01L23-495, H01L25-16
【公开号】CN204361099
【申请号】CN201420807293
【发明人】郭小伟, 龚臻, 于睿
【申请人】江苏长电科技股份有限公司
【公开日】2015年5月27日
【申请日】2014年12月19日