一种数字输出缓冲器及其控制方法与流程

本发明涉及输出缓冲器技术领域，尤其涉及一种数字输出缓冲器及其控制方法。

背景技术：
随着数字信号频率的上升，数字输出缓冲器对数据进行输出缓冲时需要消耗大量功率。因此，有必要设计一种降低功耗的数字输出缓冲器。中国专利公开号CN103269217，公开日2013年8月28日，发明的名称为输出缓冲器，该申请案公开了一种输出缓冲器，它包括第一与第二晶体管及自偏压电路，第一晶体管具有控制电极、耦接输出端的输入电极及输出电极，第二晶体管具有控制电极、耦接第一晶体管的输出电极的输入电极及耦接参考电压的输出电极，自偏压电路耦接输出端及第一晶体管的控制电极。其不足之处是，该输出缓冲器的功耗较大。

技术实现要素：
本发明的目的是克服现有数字输出缓冲器功耗较大的技术问题，提供了一种能够降低功耗的数字输出缓冲器及其控制方法。为了解决上述问题，本发明采用以下技术方案予以实现：本发明的一种数字输出缓冲器，包括时序产生器、积分器、残余电流探测器、储能器、电感L、负载电容CL、第一开关管SW1、第二开关管SW2和第三开关管SW3，所述储能器一端接地，所述储能器另一端与第三开关管SW3的第一导通端电连接，所述第三开关管SW3的第二导通端与电感L一端电连接，所述电感L另一端与负载电容CL的上极板、第一开关管SW1的第一导通端和第二开关管SW2的第一导通端电连接，所述电容CL的下极板和第二开关管SW2的第二导通端都接地，所述第一开关管SW1的第二导通端与电源VDD电连接，所述第一开关管SW1的控制端、第二开关管SW2的控制端和第三开关管SW3的控制端分别与时序产生器电连接，所述残余电流探测器的两个检测端分别与第三开关管SW3的第一导通端和第二导通端电连接，所述残余电流探测器的输出端与积分器的输入端电连接，所述积分器的输出端与时序产生器的第二输入端电连接，所述时序产生器的第一输入端为数字输出缓冲器的信号输入端。在本技术方案中，储能器、电感L、负载电容CL、第一开关管SW1、第二开关管SW2和第三开关管SW3组成了数字输出缓冲器的主电路，其功能是通过控制第一开关管SW1、第二开关管SW2、第三开关管SW3来控制LC振荡把储能器上的电荷按照输入信号Din无损地搬到负载电容CL上，或者是把CL上的电荷按照输入信号Din无损地搬到储能器上，这样在输出口Dout可以实现从低电平到高电平的转换及从高电平到低电平的转换。储能器可以用电容或者电压源实现。第一开关管SW1及第二开关管SW2实现对数字输出口Dout的电平的加强，把Dout维持在低阻的高电平及低阻的低电平上。在输入信号Din从低电平跳变到高电平，再由高电平跳变到低电平的过程中，数字输出缓冲器工作分为T1、T2、T3和T4四个阶段，时序产生器控制第一开关管SW1、第二开关管SW2和第三开关管SW3工作。当输入信号Din从低电平跳变到高电平时，进入T1区间，第三开关管SW3导通，第一开关管SW1和第二开关管SW2断开，储能器中储存的电荷经由第三开关管SW3提供给电感L，由于电感L与负载电容CL组成串联共振电路，负载电容CL由于共振而充入电压，其上极板的电压可以自由振荡到VDD。在T1区间，电感L中的电流从0开始往正向增大，到达峰值后，在负载电容CL上极板的电压振荡到最高点，电感L中电流又回到0。接着进入T2区间，电感L中的电流回到0点，是T1区间的结束点，同时是T2区间的开始点。第一开关管SW1导通，第二开关管SW2和第三开关管SW3断开，电源VDD通过第一开关管SW1加强到负载电容CL的上极板，负载电容CL的上极板的电压达到VDD，输出口Dout输出高电平。当输入信号Din从高电平跳变到低电平时，进入T3区间，第三开关管SW3导通，第一开关管SW1和第二开关管SW2断开。负载电容CL上的电荷经由电感L，第三开关管SW3被储能器回收。这一过程，负载电容CL上的电压从VDD自由振荡到0，电感L中的电流从0开始反向增大到最大点，然后又回到0。接着进入T4区间，电感L中的电流回到0点，是T3区间的结束点，同时是T4区间的开始点。第二开关管SW2导通，第一开关管SW1和第三开关管SW3断开。负载电容CL上极板经由第二开关管SW2加强到GND，输出口Dout输出低电平。积分器和残余电流探测器组成了数字输出缓冲器的负反馈电路。由于T1阶段和T3阶段需要在电感L中的电流恰好在0点时结束，从而降低功耗，避免电感L中残余电流高频振荡产生电路噪声。因此时序产生器控制T1阶段和T3阶段的持续时间很重要。T1阶段和T3阶段的持续时间相同，都为时间T。时序产生器将最新接收到的积分器输出的Dsgm值对应的时间值作为时间T的数值。积分器输出Dsgm值包括以下步骤：积分器预先给Dsgm设置一个初始值，该初始值对应一个T时间值，当时序产生器控制第三开关管SW3导通T时间结束时，残余电流探测器探测到电感L中的残余电流，输出Dcmp值到积分器，Dcmp值反应残余电流的方向，或者Dcmp值反应残余电流的方向及大小，积分器对Dsgm初始值和接收到的Dcmp值进行积分，得到最新的Dsgm值，并将该Dsgm值输出到时序产生器。时序产生器根据接收到的该Dsgm值确定对应的时间值，并将该时间值作为时间T的值。作为优选，所述一种数字输出缓冲器还包括误差探测器、数据处理器和分频器，所述积分器的输出端还与误差探测器的输入端电连接，所述误差探测器的输出端与数据处理器的输入端电连接，所述数据处理器的输出端与分频器的第二输入端电连接，所述分频器的第一输入端与时序产生器的第一输入端电连接，所述分频器的输出端与误差探测器的时钟信号输入端、积分器的时钟信号输入端和残余电流探测器的时钟信号输入端电连接。误差探测器、数据处理器和分频器组成了数字输出缓冲器的另一个负反馈电路。误差探测器接收积分器输出的Dsgm值，并计算出接收到的Dsgm值的误差值Err，误差探测器将误差值Err输入到数据处理器，数据处理器根据误差值Err计算出分频器的分频倍数Fsel，并将分频倍数Fsel发送到分频器，分频器根据分频倍数Fsel对输入信号Din进行分频，输出对应频率的时钟信号CLK到误差探测器、积分器和残余电流探测器。残余电流探测器和积分器都是时钟信号CLK触发的。如果时钟信号CLK一直最高频率工作，那么整个电路功耗较大，如果时钟信号CLK一直最低频率工作，那么整个电路抗干扰能力弱，相应速度慢。误差探测器、数据处理器和分频器组成的负反馈电路使数字输出缓冲器即节省了功耗又有较强的抗干扰能力。作为优选，所述储能器为电容或电压源。本发明的一种数字输出缓冲器控制方法，包括以下步骤：S1：时序产生器读取输入信号Din，当输入信号Din由低电平跳变至高电平时，则执行步骤S2，当输入信号Din由高电平跳变至低电平时，则执行步骤S4；S2：时序产生器控制第三开关管SW3导通T时间，控制第一开关管SW1和第二开关管SW2断开T时间；S3：T时间结束时，时序产生器控制第一开关管SW1导通，控制第二开关管SW2和第三开关管SW3断开；S4：时序产生器控制第三开关管SW3导通T时间，控制第一开关管SW1和第二开关管SW2断开T时间；S5：T时间结束时，时序控制器控制第二开关管SW2导通，控制第一开关管SW1和第三开关管SW3断开；时序产生器将最新接收到的积分器输出的Dsgm值对应的时间值作为时间T的数值，积分器输出Dsgm值包括以下步骤：积分器预先给Dsgm设置一个初始值，该初始值对应一个时间值，即该时间值为时间T的初始数值，当时序产生器控制第三开关管SW3导通T时间结束，即第三开关管SW3断开时，残余电流探测器探测到电感L中的残余电流，输出Dcmp值到积分器，Dcmp值反应残余电流的方向，或者Dcmp值反应残余电流的方向及大小，积分器对Dsgm初始值和所有接收到的Dcmp值进行积分，得到最新的Dsgm值，并将该Dsgm值输出。作为优选，误差探测器接收积分器输出的Dsgm值，并计算出接收到的Dsgm值的误差值Err，误差探测器将误差值Err输入到数据处理器，数据处理器根据误差值Err计算出分频器的分频倍数Fsel，并将分频倍数Fsel发送到分频器，分频器根据分频倍数Fsel对输入信号Din进行分频，输出对应频率的时钟信号CLK到误差探测器、积分器和残余电流探测器。作为优选，所述误差探测器计算出误差值Err的方法包括以下步骤：误差探测器将最近接收到的N个Dsgm值取平均，得到平均值Dref，接着根据公式Err＝c*(Dsgm-Dref)，c为常数，计算出误差值Err。作为优选，所述数据处理器计算出分频倍数Fsel的方法包括以下步骤：数据处理器根据公式Fsel＝Fsel0+a*|Err|，Fsel0是正的常数，a是正的系数，计算出分频倍数Fsel的值。Fsel线性调整分频器输出频率。线性算法，越小的误差Err对应着越小的分频器输出频率，对应着越小的电路功耗，但是其调整速率越慢；越大的误差Err对应着越大的分频器输出频率，对应着越大的电路功耗，但是其调整速率越快。其优点是控制简单。作为优选，所述数据处理器计算出分频倍数Fsel的方法包括以下步骤：数据处理器根据公式Fsel＝Fsel0+b*e^|Err|，Fsel0是正的常数，b是正的系数，计算出分频倍数Fsel的值。指数算法的优点是在误差|Err|在较大范围内时，整个电路工作在很低频率省功耗，安静；当误差较大后，快速增加Fsel，电路工作频率快速上升，电路的调整速率快速增加，同时电路消耗的功率快速增加。作为优选，所述数据处理器计算出分频倍数Fsel的方法包括以下步骤：数据处理器采用sigma-delta算法，根据一阶Z域表达式：Fsel(Z)＝Err(Z)+(1-1/Z)*E(Z)，E(Z)为量化噪声，计算出分频倍数Fsel的值。Fsel(Z)的输出最少可以输出为两种状态，这样可以简化分频器的设计。算法采用sigma-delta的优点是可以简化分频器的设计，缺点是引入量化噪声，但是sigma-delta算法的本身可以把噪声推到高频端，这样通过衬底耦合，电源耦合到系统中的信号频率点附近的噪声可以忽略。本发明的实质性效果是：有效降低了数字输出缓冲器的功耗，保证了数字输出缓冲器具有较强的抗干扰能力，同时避免电感L中残余电流高频振荡产生电路噪声。附图说明图1是本发明的一种电路原理连接框图；图2是误差探测器的结构示意图；图3是本发明的一种工作流程图；图4是本发明的一个工作周期的控制信号时序图。图中：1、时序产生器，2、积分器，3、残余电流探测器，4、储能器，5、误差探测器，6、数据处理器，7、分频器，8、误差运算器，9、动态参考生成器。具体实施方式下面通过实施例，并结合附图，对本发明的技术方案作进一步具体的说明。实施例：本发明的一种数字输出缓冲器，如图1所示，包括时序产生器1、积分器2、残余电流探测器3、储能器4、误差探测器5、数据处理器6、分频器7、电感L、负载电容CL、第一开关管SW1、第二开关管SW2和第三开关管SW3，储能器4一端接地，储能器4另一端与第三开关管SW3的第一导通端电连接，第三开关管SW3的第二导通端与电感L一端电连接，电感L另一端与负载电容CL的上极板、第一开关管SW1的第一导通端和第二开关管SW2的第一导通端电连接，电容CL的下极板和第二开关管SW2的第二导通端都接地，第一开关管SW1的第二导通端与电源VDD电连接，第一开关管SW1的控制端、第二开关管SW2的控制端和第三开关管SW3的控制端分别与时序产生器1电连接，残余电流探测器3的两个检测端分别与第三开关管SW3的第一导通端和第二导通端电连接，残余电流探测器3的输出端与积分器2的输入端电连接，积分器2的输出端与时序产生器1的第二输入端和误差探测器5的输入端电连接，时序产生器1的第一输入端为数字输出缓冲器的信号输入端，误差探测器5的输出端与数据处理器6的输入端电连接，数据处理器6的输出端与分频器7的第二输入端电连接，分频器7的第一输入端与时序产生器1的第一输入端电连接，分频器7的输出端与误差探测器5的时钟信号输入端、积分器2的时钟信号输入端和残余电流探测器3的时钟信号输入端电连接。储能器、电感L、负载电容CL、第一开关管SW1、第二开关管SW2和第三开关管SW3组成了数字输出缓冲器的主电路，其功能是通过控制第一开关管SW1、第二开关管SW2、第三开关管SW3来控制LC振荡把储能器上的电荷按照输入信号Din无损地搬到负载电容CL上，或者是把CL上的电荷按照输入信号Din无损地搬到储能器上，这样在输出口Dout可以实现从低电平到高电平的转换及从高电平到低电平的转换。储能器为电容。第一开关管SW1及第二开关管SW2实现对数字输出口Dout的电平的加强，把Dout维持在低阻的高电平及低阻的低电平上。如图4所示，在输入信号Din从低电平跳变到高电平，再由高电平跳变到低电平的过程中，数字输出缓冲器工作分为T1、T2、T3和T4四个阶段，时序产生器控制第一开关管SW1、第二开关管SW2和第三开关管SW3工作。当输入信号Din从低电平跳变到高电平时，进入T1区间，第三开关管SW3导通，第一开关管SW1和第二开关管SW2断开，储能器中储存的电荷经由第三开关管SW3提供给电感L，由于电感L与负载电容CL组成串联共振电路，负载电容CL由于共振而充入电压，其上极板的电压可以自由振荡到VDD。在T1区间，电感L中的电流从0开始往正向增大，到达峰值后，在负载电容CL上极板的电压振荡到最高点，电感L中电流又回到0。接着进入T2区间，电感L中的电流回到0点，是T1区间的结束点，同时是T2区间的开始点。第一开关管SW1导通，第二开关管SW2和第三开关管SW3断开，电源VDD通过第一开关管SW1加强到负载电容CL的上极板，负载电容CL的上极板的电压达到VDD，输出口Dout输出高电平。当输入信号Din从高电平跳变到低电平时，进入T3区间，第三开关管SW3导通，第一开关管SW1和第二开关管SW2断开。负载电容CL上的电荷经由电感L、第三开关管SW3被储能器回收。这一过程，负载电容CL上的电压从VDD自由振荡到0，电感L中的电流从0开始反向增大到最大点，然后又回到0。接着进入T4区间，电感L中的电流回到0点，是T3区间的结束点，同时是T4区间的开始点。第二开关管SW2导通，第一开关管SW1和第三开关管SW3断开。负载电容CL上极板经由第二开关管SW2加强到GND，输出口Dout输出低电平。积分器和残余电流探测器组成了数字输出缓冲器的负反馈电路。由于T1阶段和T3阶段需要在电感L中的电流恰好在0点时结束，从而降低功耗，避免电感L中残余电流高频振荡产生电路噪声。因此时序产生器控制T1阶段和T3阶段的持续时间很重要。T1阶段和T3阶段的持续时间相同，都为时间T。时序产生器将最新接收到的积分器输出的Dsgm值对应的时间值作为时间T的数值。积分器输出Dsgm值包括以下步骤：积分器预先给Dsgm设置一个初始值，该初始值对应一个T时间值，当时序产生器控制第三开关管SW3导通T时间结束时，残余电流探测器探测到电感L中的残余电流，输出Dcmp值到积分器，Dcmp值反应残余电流的方向，或者Dcmp值反应残余电流的方向及大小，积分器对Dsgm初始值和接收到的Dcmp值进行积分，得到最新的Dsgm值，并将该Dsgm值输出到时序产生器。时序产生器根据接收到的该Dsgm值确定对应的时间值，并将该时间值作为时间T的值。误差探测器、数据处理器和分频器组成了数字输出缓冲器的另一个负反馈电路。误差探测器接收积分器输出的Dsgm值，并计算出接收到的Dsgm值的误差值Err，误差探测器将误差值Err输入到数据处理器，数据处理器根据误差值Err计算出分频器的分频倍数Fsel，并将分频倍数Fsel发送到分频器，分频器根据分频倍数Fsel对输入信号Din进行分频，输出对应频率的时钟信号CLK到误差探测器、积分器和残余电流探测器。残余电流探测器和积分器都是时钟信号CLK触发的。如果时钟信号CLK一直最高频率工作，那么整个电路功耗较大，如果时钟信号CLK一直最低频率工作，那么整个电路抗干扰能力弱，相应速度慢。误差探测器、数据处理器和分频器组成的负反馈电路使数字输出缓冲器即节省了功耗又有较强的抗干扰能力。如图2所示，误差探测器5包括误差运算器8和动态参考生成器9，动态参考生成器9的输入端与积分器2的输出端电连接，动态参考生成器9的输出端与误差运算器8的第一输入端电连接，误差运算器8的第二输入端与积分器2的输出端电连接，误差运算器8的输出端与数据处理器6的输入端电连接，误差运算器8的时钟信号输入端和动态参考生成器9的时钟信号输入端与分频器7的输出端电连接。动态参考生成器9根据输入Dsgm值的特性，提取出参考信号信息Dref，此参考信号Dref反映电感L上电流过零的时间信息，其与Dsgm值比较产生输出误差值Err。本发明的一种数字输出缓冲器控制方法，适用于上述的一种数字输出缓冲器，包括以下步骤：S1：时序产生器读取输入信号Din，当输入信号Din由低电平跳变至高电平时，则执行步骤S2，当输入信号Din由高电平跳变至低电平时，则执行步骤S4；S2：时序产生器控制第三开关管SW3导通T时间，控制第一开关管SW1和第二开关管SW2断开T时间；储能器中储存的电荷经由第三开关管SW3提供给电感L，由于电感L与负载电容CL组成串联共振电路，负载电容CL由于共振而充入电压，其上极板的电压可以自由振荡到VDD。这一过程，电感L中的电流从0开始往正向增大，到达峰值后，在负载电容CL上极板的电压振荡到最高点，电感L中电流又回到0。S3：T时间结束时，时序产生器控制第一开关管SW1导通，控制第二开关管SW2和第三开关管SW3断开；电源VDD通过第一开关管SW1加强到负载电容CL的上极板，负载电容CL的上极板的电压达到VDD，输出口Dout输出高电平。S4：时序产生器控制第三开关管SW3导通T时间，控制第一开关管SW1和第二开关管SW2断开T时间；负载电容CL上的电荷经由电感L、第三开关管SW3被储能器回收。这一过程，负载电容CL上的电压从VDD自由振荡到0，电感L中的电流从0开始反向增大到最大点，然后又回到0。S5：T时间结束时，时序控制器控制第二开关管SW2导通，控制第一开关管SW1和第三开关管SW3断开；负载电容CL上极板经由第二开关管SW2加强到GND，输出口Dout输出低电平。时序产生器将最新接收到的积分器输出的Dsgm值对应的时间值作为时间T的数值，积分器输出Dsgm值包括以下步骤：积分器预先给Dsgm设置一个初始值，该初始值对应一个时间值，即该时间值为时间T的初始数值，当时序产生器控制第三开关管SW3导通T时间结束，即第三开关管SW3断开时，残余电流探测器探测到电感L中的残余电流，输出Dcmp值到积分器，Dcmp值反应残余电流的方向，或者Dcmp值反应残余电流的方向及大小，积分器对Dsgm初始值和所有接收到的Dcmp值进行积分，得到最新的Dsgm值，并将该Dsgm值输出。误差探测器接收积分器输出的Dsgm值，并计算出接收到的Dsgm值的误差值Err，误差探测器将误差值Err输入到数据处理器，数据处理器根据误差值Err计算出分频器的分频倍数Fsel，并将分频倍数Fsel发送到分频器，分频器根据分频倍数Fsel对输入信号Din进行分频，输出对应频率的时钟信号CLK到误差探测器、积分器和残余电流探测器。数字输出缓冲器的工作流程，如图3所示。误差探测器计算出误差值Err的方法包括以下步骤：误差探测器将最近接收到的N个Dsgm值取平均，得到平均值Dref，接着根据公式Err＝c*(Dsgm-Dref)，c为常数，计算出误差值Err。数据处理器计算出分频倍数Fsel的方法包括以下步骤：数据处理器根据公式Fsel＝Fsel0+a*|Err|，Fsel0是正的常数，a是正的系数，计算出分频倍数Fsel的值。Fsel线性调整分频器输出频率。线性算法，越小的误差Err对应着越小的分频器输出频率，对应着越小的电路功耗，但是其调整速率越慢；越大的误差Err对应着越大的分频器输出频率，对应着越大的电路功耗，但是其调整速率越快。其优点是控制简单。数据处理器计算出分频倍数Fsel的方法也可通过以下步骤实现：数据处理器根据公式Fsel＝Fsel0+b*e^|Err|，Fsel0是正的常数，b是正的系数，计算出分频倍数Fsel的值。指数算法的优点是在误差|Err|在较大范围内时，整个电路工作在很低频率省功耗，安静；当误差较大后，快速增加Fsel，电路工作频率快速上升，电路的调整速率快速增加，同时电路消耗的功率快速增加。数据处理器计算出分频倍数Fsel的方法还可通过以下步骤实现：数据处理器采用sigma-delta算法，根据一阶Z域表达式：Fsel(Z)＝Err(Z)+(1-1/Z)*E(Z)，E(Z)为量化噪声，计算出分频倍数Fsel的值。Fsel(Z)的输出最少可以输出为两种状态，这样可以简化分频器的设计。算法采用sigma-delta的优点是可以简化分频器的设计，缺点是引入量化噪声，但是sigma-delta算法的本身可以把噪声推到高频端，这样通过衬底耦合，电源耦合到系统中的信号频率点附近的噪声可以忽略。