专利名称：用于交换系统的时钟信号发生电路和方法
技术领域：
本发明涉及一种用于交换系统的时钟信号发生电路和方法。更确切地说涉及这样一种用于交换系统的时钟信号发生电路和方法，这种电路和方法在从最基本的(Significant)时钟信号到最末级的(theleast significant)时钟信号的范围内，总能保持恒定的定时性并且维持冗余部(redundancy)的同步。本申请是根据序号为35344/1995的韩国申请提出的，列入该申请可供参考。
为了防止损害在上述交换系统中需处理的声音和/或数据，交换系统的时钟信号发生电路通常具有一种冗余部模块结构。在上述交换系统的冗余部同步装置中，一予具有预定计数周期的计数器对该系统的锁相环(下文称为PLL)输出的最基本的时钟信号进行计数并产生频率较低的时钟信号。此外，为了当进行冗余部转换时维持系统时钟的恒定的定时性，需要在各冗余部模块之间接收/发送适当的信号，以便维持其间的同步。
在现有技术的交换系统中，冗余部同步装置在各冗余部的模块之间接收/发送两种信号。
图1是现有技术的交换系统的时钟“音程”(tone)模块冗余部同步装置的电路图。
关于在图1中所示的现有技术的时钟信号发生电路的工作情况，1A计数器22和1B计数器52(在各冗余部模块之间)分别接收/发送对于每16个输入时钟信号的周期产生的输出rco，因此可以使高频频带的系统时钟同步。此外，在各冗余部模块之间，它们接收/发送在3A计数器26和3B计数器56(作为低频计数器)中产生的信号FSX，因此，可以使其间的低频频带的系统时钟信号同步。
然而，现有技术的时钟信号发生电路需要在各冗余部的模块之间按单独的方式对高频频带和低频频带的各自的系统时钟进行同步。在这种情况下，上述时钟脉冲发生电路具有的一个问题是，其不能在从最基本的时钟信号到最末级的时钟信号的范围内使在各冗余部模块之间产生的具有恒定的定时性的时钟同步。
本发明的目的是提供一种用于交换系统的时钟信号发生电路和方法，其中各冗余部时钟模块分别发送和接收使它们相互同步的单一信号，使输出的时钟在从最基本的时钟信号到最末级的时钟信号的范围内保持恒定的定时性。
为了获得这些和其它优点，根据本发明的宗旨，正如下面具体和充分介绍的，利用这样一种用于交换系统的时钟信号发生电路可以实现本发明，该交换系统由各冗余部模块组成，每个模块包含锁相环，用于接收由外部输出的网络同步参考信号，由该网络同步参考信号的最基本的时钟信号产生各时钟信号；一个时钟信号发生器，用于输入该最基本的时钟信号并进行计数，同时产生彼此不同频率的系统各时钟信号和帧脉冲信号；以及冗余部同步器，用于输入该帧脉冲信号和对应模块的另外的帧脉冲信号，对两个脉冲信号进行延迟和NOR逻辑运算，产生-冗余部同步信号，从而，利用从最基本的时钟信号到最末级的时钟信号的一个单一的信号就能恒定地维持冗余部同步，因为该冗余部同步信号是作为对应模块的时钟信号发生器的启动信号提供的。
此外，本发明可以利用这样一种用于交换系统的时钟信号发生方法来实现，该交换系统由各冗余部模块组成，包含的步骤是使由外部输出的网络同步信号相位同步，并由该网络同步参考信号的最基本的时钟信号产生各时钟信号，对该最基本的时钟信号进行计数，并产生彼此不同频率的系统各时钟信号和一帧脉冲信号；以及使该帧脉冲信号和对应模块的帧脉冲信号同步，对经同步的脉冲信号进行延迟和进行NOR逻辑运算，产生冗余部同步信号，从而，利用从最基本的时钟信号到最末级的时钟信号的一个单一的信号就能恒定地维持冗余部同步，因为该冗余部同步信号是作为对应模块的时钟信号发生器的启动信号输入的。
通过结合附图参阅如下详细介绍，将会对本发明更完整地认识，使本发明的很多附带的优点更明显，更好地理解，其中相同的标号代表相同或相似的元件，其中图1是表示现有技术的交换系统的时钟一音程模块冗余部同步装置的电路图；图2是表示本发明的工作情况的时间关系图；图3是表示根据本发明的用于交换系统的时钟信号发生电路的方块图4是表示图3所示的时钟信号发生器的结构的详细方块图；图5是表示图3所示的冗余部同步器的结构的详细方块图。
应指出，在各附图中，将使用相同的标号标注相同的或具有相同功能的等效的元件。此外，在如下的介绍中，用数字表示的特定细节，例如包含电路和频率的具体的组成部分，提供用于更透彻地理解本发明。然而，很明显，对于本技术领域的熟练人员来说，可以不受这具体细节的限制实施本发明。在本发明中对于公知的功能和结构的详细介绍应避免多余，否则反使本发明的主题变得模糊不清。
图3是表示根据本发明的用于交换系统的时钟信号发生电路的方块图。
如图3所示，PLL 101的连接使之接收网络同步参考信号，并产生与该网络同步参考信号同步的系统的最基本的时钟信号。第一时钟信号发生器20/连接到第一PLL101，并对上述最基本的时钟信号进行计数，以便随后产生最末级的时钟信号。第一冗余部同步器301连接到第一时钟信号发生器201，并输入第一时钟信号发生器201的一个帧脉冲信号/fp和对应模块(即图3中所示的第二时钟脉冲源模块)的另外的帧脉冲信号/fp，从而，产生冗余部同步信号/cclr。这里，冗余度同步信号/cclr是作为第一时钟脉冲发生器201的起动信号提供的。上述这样一种结构设作为第一时钟脉冲源模块。
此外，第二PLL102的连接也使之接收网络同步参考信号，并且产生与该网络同步信号同步的该系统的最基本的时钟脉冲信号。第二时钟信号发生器202连接到第二PLL102并对上述最基本的时钟脉冲计数随后产生冗余部同步时钟信号。第二冗余部同步器302连接到第二时钟信号发生器202，并输入第二时钟信号发生器202的一个帧脉冲信号/fp和对应模块(即第一时钟信号源模块)的另外的帧脉冲信号/fp，从而产生冗余部同步信号/cclr。如上所述，冗余部同步信号/cclr是作为第二时钟脉冲发生器202的启动信号提供的。如前所述，这种结构被假设作为第二时钟脉冲源模块。
这里，在第一和第二时钟脉冲源模块之中，一个用作工作的时钟脉冲源模块，另一个用作备用的时钟脉冲源模块，在前面解释的交换系统中，通常进行时钟信号发生电路的冗余部的操作。因此，该发生电路包含锁相环逻辑部分(下文称为PLL逻辑)，用于向交换系统提供与由外部输入的网络同步信号同步的定时性。此外各自的时间信号发生器201和202具有计数器，用于对在PLL101和102中输出的最基本的时钟信号进行计数并接续产生在该系统中使用的从最基本的时钟信号到取末级的时钟信号的范围内的时钟信号。冗余部同步器301和302产生用于各个工作和备用时钟信号源模块的冗余度同步信号，以便维持在冗余部转换时的时钟信号的同步。
图4是表示图3所示的时钟信号发生器201和202的结构的详细方块图。
在图4中，第一反相器212接收作为时钟信号的利用第一反相器211反相的信号16m，并输入作为清零信号的冗余部同步信号/cclr。第一计数器212对上述信号16m计数，然后产生时钟信号8m、4m和2m。第二计数器214接收作为时钟信号的利用第二反相器213反相的信号2m，并输出作为清零信号的冗余部同步信号。第二计数器214对信号2m进行计数，然后产生时钟信号1m、512k、256k和128k。第三计数器215输入作为启动信号的第二计数器214的信号RCO、作为时钟信号的利用第二反相器213反相的时钟信号2m以及作为清零信号的冗余部同步信号/cclr。由于第二计数器214的信号RCO使第三计数器215启动，因此产生时钟信号64k、32k、16k和8k。在上文，在第三计数器215中输出的信号RCO代表一个8千赫的信号，并且最终变为帧周期信号FSX。第四计数器216输入作为启动信号的由第三计数器215输出的信号RCO、作为时钟信号的利用第二反相器213反相的信号2m以及作为清零信号的冗余部同步信号。由于第三计数器215的信号使第四计数器216启动，对信号2m计数，借此输出时钟信号4k、2k、1k和512Hz。
然而，NAND门217对信号2m和帧周期信号FSX进行NAND逻辑运算。触发器218输入作为数据信号的NAND门217的输出，以及作为时钟信号的信号4m，借此产生帧脉冲信号/fp。
图5是表示图3所示的冗余部同步器301和302的详细方块图。
如在图5中所示，第一AND门311对于帧脉冲信号/fp和模块启动信号/act中的每一个反相信号进行AND逻辑运算。第二AND门312对模块启动信号/act和经过模块启动信号/act输出的对应模块的帧脉冲信号/pfp进行AND逻辑运算。NOR门313对第一AND门311和第二AND门312的输出进行NOR逻辑运算。第一触发器314输入作为数据的NOR门313的输出和作为时钟信号的信号16m。第二触发器315输入作为数据的第一触发器314的输出和作为时钟信号的信号16m。第三触发器316输入作为数据的第二触发器315的输出和作为时钟信号的信号16m，NAND门317对第二触发器315的输出和第三触发器316输出的反相信号进行NAND逻辑运算并输出该作为冗余部同步信号/cclr的经NAND逻辑运算的输出。
图2是表示本发明的工作情况的定时关系图。
参照图2到图5具体介绍根据本发明的交换系统的时钟信号产生方法。
首先，第一计数器212对图2所示的最基本的时钟信号16m进行计数，从而产生时钟信号8m、4m和2m。第二到第四计数器214到216对第一计数器212的信号2m分别计数，从而产生1m到512Hz的时钟信号。此外，第二计数器215产生8k的帧周期信号FSX。第一到第四计数器212到216的每一个清零端连接到冗余部同步信号/cclr，因此被周期性地启动。相应地，第一和第二时钟信号发生器201和202每个都对作为该系统的最基本的时钟信号的信号16m进行计数，并顺序地产生作为该系统的最基本的时钟信号的一直达到512Hz时钟信号的各时钟信号。
与之相似，第一和第二时钟信号发生器201和202每个都产生用于产生冗余部同步信号/cclr的帧脉冲信号/fp。按照该时钟信号产生方法，NAND门217对信号2m和帧周期信号FSX进行NAND逻辑运算。触发器218输入作为数据信号的NAND门217的输出，使该NAND门217的输出与时钟信号4m同步，并将该经同步的输出作为帧脉冲信号/fp输出。因此，产生如图2所示的帧脉冲信号/fp。
其次，下面介绍产生冗余部同步信号/cclr的过程。
在按照工作和备用方式运行的第一和第二冗余部时钟信号源模块之间，备用方式的时钟信号源模块通过利用工作的模块帧脉冲信号/pfp和来自处于工作方式的时钟信号源模块的帧脉冲信号/fp产生冗余部同步信号/cclr。换句话说，由于模块启动信号/act的作用，门311到313倘若为工作的时钟信号源模块则输出帧脉冲信号/fp，以及倘若为备用的时钟信号源模块则输出帧脉冲信号/pfp，使得输出的脉冲可以传输到第一触发器314。
由于第一到第三触发器314到316分别使NOR门313的输出与分别经第一、第二和第三延迟的信号16m相同步，因此，它们产生如在图2中所示的信号xf2、xf3和xf4。NAND门317对信号xf2和信号xf3的反相信号进行NAND逻辑运算，因此产生冗余部同步信号/cclr。
冗余部同步信号/cclr产生在系统时钟信号号16m、8m、4m和2m以及信号FSX的下降沿，该信号FSX所处的状态为该帧脉冲信号/fp处于低逻辑电平，如图2中所示。当每个冗余部时钟信号源模块产生帧脉冲信号/fp时，起动冗余部同步信号/cclr。因此，当两个时钟信号源模块的时钟信号相同步时，产生冗余部同步信号/cclr。如上述产生的冗余部同步信号提供到第一和第二时钟信号发生器201和202的各自的计数器212到216的清零端。
然后，按每个系统时钟信号由冗余部同步信号/ccIr同时启动第一和第二时钟信号发生器201和202的计数器212到216。因此，本发明通过发送/接收单一的信号控制冗余部模块的时钟信号发生器，以便使冗余部模块同步，并在从最基本的时钟信号到最末级的时钟信号的范围内维持恒定的定时性。
因此，应当理解，本发明并不局限于作为为了实现本发明设想的最佳方式的本文所介绍的特定实施例，而是按照所提出的权利要求来确定本发明的范围。
权利要求
1一种时钟信号发生电路，用于由各冗余部模块组成的交换系统，每个模块包含一个锁相环，用于接收一个由外部输出的网络同步参考信号并由所述网络同步参考信号的最基本的时钟信号产生各时钟信号；一个时钟信号发生器，用于输入所述最基本的时钟信号和进行计数，以及同时产生彼此不同频率的系统各时钟信号和一个帧脉冲信号；以及一个冗余部同步器，用于输入所述帧脉冲信号和对应模块的其它帧脉冲信号并使之同步，对两个脉冲信号进行延迟和NOR逻辑运算，产生一个冗余部同步信号。因此，由于所述冗余部同步信号是作为对应模块的所述时钟信号发生器的起动信号提供的，可以利用一个从所述最基本的时钟信号到最末级的时钟信号就能恒定地维持冗余部同步。
2如权利要求1所述的电路，其特征在于所述的时钟信号发生器包含一个计数器，用于对所述最基本的时钟信号计数并产生系统各时钟信号；以及一个帧脉冲信号发生器，用于按照所述计数器的输出启动产生所述系统时钟信号和帧周期信号时，产生各所述帧脉冲信号。
3如权利要求2所述的电路，其特征在于所述的帧脉冲信号发生器包含一个NAND门，用于对2MHz的时钟信号和8KHz的所述帧周期信号进行NAND逻辑运算；以及一个锁定器，用于使所述NAND门的输出与4MHz的时钟信号同步，并使所述经同步的输出锁定到所述帧脉冲信号。
4如权利要求1所述的电路，其特征在于所述冗余部同步器包含一个帧脉冲信号发生器，用于输入所述帧脉冲信号、所述对应模块的帧脉冲信号以及模块启动信号，以及，倘若为备用的时钟信号发生模块，则利用所述模块启动信号产生对应工作的时钟脉冲发生模块的帧脉冲信号；倘若为工作的时钟信号发生模块，则产生帧脉冲信号；以及一个冗余部同步信号发生器，用于使所述帧脉冲信号与所述最基本的时钟信号同步，延迟所述经同步的脉冲，对所述经延迟的信号进行NOR逻辑运算，产生所述冗余部同步信号。
5如权利要求4所述的电路，其特征在于倘若为备用的时钟脉冲发生模块，所述帧脉冲信号发生器包含第一门电路，用于对所述帧脉冲信号和所述模块起动信号的反相信号进行AND逻辑运算；第二门电路，用于对对应的时钟信号发生模块和所述模块起动信号的反相信号进行AND逻辑运算；以及第三门电路，用于对所述第一门电路和第二门电路的输出进行NAND逻辑运算。
6如权利要求5所述的电路，其特征在于所述冗余部同步信号发生器包含第一延迟元件，用于第一次延迟所述帧脉冲信号持续所述最基本的时钟信号的第一个周期；第二延迟部分，用于第二次延迟所述帧脉冲信号，持续所述最基本的时钟信号的第二个周期；第三延迟部分，用于第三次延迟所述帧脉冲信号，持续所述最基本的时钟信号的第三个周期；以及一个门电路，用于对所述第三经延迟的信号和被反相的经延迟的信号进行NAND逻辑运算，产生所述冗余部同步信号。
7 一种时钟信号发生电路，用于由各冗余部模块组成的交换系统，每一个模块包含一个计数器，用于对所述最基本的时钟信号进行计数，产生冗余部时钟信号；一个帧脉冲信号发生器，用于按照所述计数器的输出启动产生2MHz的所述系统时钟信号和帧周期信号时，产生所述各帧脉冲信号；一个帧脉冲信号发生电路，用于输入所述帧脉冲信号，所述对应模块的帧脉冲信号以及模块启动信号，以及倘若为备用的时钟信号发生模块，则利用所述模块起动信号产生对应工作的时钟信号发生模块的帧脉冲信号；倘若为工作的时钟信号发生模块，则产生帧脉冲信号；以及冗余部同步信号发生器，用于使所述帧脉冲信号与所述最基本的时钟信号同步，延迟所述同步的脉冲信号，对所述被延迟的信号进行NOR逻辑运算，产生所述冗余部同步信号，借此，利用从所述最基本的时钟信号到所述最 的时钟信号的一个单一的信号，就能够恒定地维持冗余部同步，因为所述冗余部同步信号是作为对应模块的所述时钟发生器的起动信号提供的。
8如权利要求7所述的电路，其特征在于所述的帧脉冲信号发生器包含NAND门，用于对2MHz的时钟信号和所述8KHz的帧周期信号进行NAND逻辑运算；和锁定器，用于使所述NAND门的输出与4MHz的时钟信号同步，并将所述经同步的输出锁定到所述帧脉冲信号。
9一种时钟信号发生方法，用于由各冗余部模块组成的交换系统，包含的步骤有使由外部输出的网络同步参考信号相位同步，并由所述网络同步参考信号的最基本的时钟信号产生各时钟信号；对所述最基本的时钟信号进行计数，并产生彼此频率不同的系统各时钟信号以及帧脉冲信号；以及使所述帧脉冲信号和对应模块的帧脉冲信号同步，对所述所述经同步的脉冲信号进行延迟和进行NOR逻辑运算，产生冗余部同步信号，从而利用从所述最基本的时钟信号到所述最末级的时钟信号的一个单一的信号就能恒定地维持同步，因为所述冗余部同步信号是作为对应模块的所述时钟脉冲发生器的启动信号提供的。
全文摘要
一种用于交换系统的时钟信号发生电路和方法，其中的各冗余部模块分别发送和接收一个单一的信号用于使它们的相同同步，使在最基本的时钟信号到最末级的时钟信号的范围内输出的各时钟保持恒定的定时性。该用于交换系统的时钟信号发生电路由各冗部模块组成，每一个模块包括锁相环，时钟信号发生器，冗余部同步器，用于输入帧脉冲信号和对应模块的另外的帧脉冲信号并使之同步，对两个脉冲信号进行延迟和进行NOR逻辑运算，产生冗部同步信号。
文档编号H03L7/07GK1159111SQ9612193
公开日1997年9月10日 申请日期1996年10月13日 优先权日1995年10月13日
发明者李范锡 申请人:三星电子株式会社