挠性覆铜积层板及挠性电路基板的制作方法

文档序号:8434652阅读:572来源:国知局
挠性覆铜积层板及挠性电路基板的制作方法
【技术领域】
[0001] 本发明设及一种用于提性电路基板(FPC)的提性覆铜积层板、及使用该提性覆铜 积层板作为材料的提性电路基板。
【背景技术】
[000引 近年来,W手机、笔记本电脑(notebookcomputer)、数码相机(digitalcamera)、 游戏机(gamemachine)等为代表的电子机器急速推进小型化、薄型化、轻量化,对于该些电 子机器所使用的材料,期望一种即使在小的空间(space)内也可W收纳零件的高密度且高 性能的材料。随着智能手机(smart地one)等高性能小型电子机器的普及,提性电路基板 也不断发展零件收纳的高密度化,因此跟W往相比,出现了在更狭窄的壳体内收纳提性电 路基板的需要。因此,对于作为提性电路基板的材料的提性覆铜积层板,也要求自材料面上 提高耐弯折性。W下,本说明书中,有时将W使FPC的上表面侧反转大致180°C而成为下表 面侧的方式弯折的情况称为"断折"。
[0003] 为了应用该种用途,专利文献1中提出了如下技术;通过控制用于提性覆铜积层 板的聚酷亚胺基膜化asefilm)或覆盖膜(coverfilm)的弹性模数,降低提性电路基板的合 计(total)的刚性(stifTness),由此提高耐弯折性。然而,如果仅控制聚酷亚胺或覆盖膜 的特性,那么对于折叠而收纳在电子机器内的所谓严格弯曲模式(mode)而言并不充分,无 法提供耐弯折性充分优异的提性电路基板中可W使用的提性覆铜积层板。
[0004] 另外,就电子机器内的高密度化的观点而言,专利文献2中自铜巧侧入手,着眼于 铜巧的结晶粒径尺寸而提出抑制了耐回弹(springback)性的热处理用铜巧。该提案是如 下技术;使用铜巧中添加了各种适当添加剂的压延铜巧,施加足W实现结晶粒的肥大化的 热量,由此使结晶粒径成长变大,结果想要改良铜巧的耐回弹性。
[0005] 然而,对于W智能手机为代表的小型电子机器,要求进一步的高密度化,如果仅利 用所述现有技术,那么难W应对该要求。
[0006] 作为获得高密度配线的提性电路基板的工序,通常可知有效的是用作材料的提性 覆金属积层板的金属层的薄壁化,提出了利用瓣锻法(sputtering)或电解电锻法等在聚 酷亚胺膜上形成薄金属层的技术(例如参照专利文献3)。然而,如果仅自将金属层变薄的 方面入手,那么因在设计上受到制约等原因而存在极限。
[0007][【背景技术】文献]
[000引[专利文献]
[0009][专利文献1]日本专利特开2007-208087号公报
[0010] [专利文献2]日本专利特开2010-280191号公报
[0011] [专利文献引日本专利特开平11-268183号公报

【发明内容】

[0012] [发明要解决的课题]
[0013] 本发明是鉴于所述课题而完成的,其目的在于提供一种提性覆铜积层板及提性电 路基板,所述提性覆铜积层板不仅具有适于形成高密度配线的铜巧层,而且可W耐受间断 的反复滑动,并且具有即使在狭窄壳体内也可W防止配线电路的断线或破裂的优异的耐弯 折性。
[0014] [解决课题的手段]
[0015] 本发明人等为了解决所述课题,进行了努力研究,结果发现,通过着眼于将铜巧及 聚酷亚胺膜积层而成的提性覆铜积层板的断折过程的弹塑性变形的特性而可W提供一种 能解决所述课题的提性覆铜积层板,从而完成本发明。
[0016] 本发明的提性覆铜积层板包括:聚酷亚胺绝缘层(A)、设置于该聚酷亚胺绝缘层 (A)的一面的第一铜巧层炬1)、及设置于该聚酷亚胺绝缘层(A)的另一面的第二铜巧层 炬2)。本发明的提性覆铜积层板包括W下a构成及b构成:
[0017] a)第一铜巧层炬1)包含如下铜巧:厚度(T1)为5ym~20ym的范围内,且该厚 度(T1)与厚度方向的剖面的平均结晶粒径值1)的关系为(T1)X值1)《100ym2;
[001引b)第二铜巧层炬2)包含如下铜巧;厚度为5ym~20ym的范围内,拉伸弹性模 数为lOGPa~25GPa的范围内,厚度方向的剖面的平均结晶粒径为40ym~70ym的范围 内,且利用X射线衍射求出的(200)面的衍射强度(I)与细粉末铜的利用X射线衍射求出 的(220)面的衍射强度(I。)的比(VI。)为12~30的范围内。
[0019] 本发明的提性覆铜积层板还可W包括C构成:
[0020] C)所述聚酷亚胺绝缘层(A)的厚度为7ym~17ym的范围内,25°C下的拉伸弹性 模数为2GPa~9GPa的范围内。
[0021] 本发明的提性覆铜积层板还可W包括d构成;
[0022] d)所述第二铜巧层炬2)的厚度与所述聚酷亚胺绝缘层(A)的厚度的比[第二铜 巧层炬2)的厚度/聚酷亚胺绝缘层(A)的厚度]为0. 48~2. 4的范围内。
[0023]本发明的提性电路基板是利用所述任一项的提性覆铜积层板的第二铜巧层炬2), 将配线电路的至少一部分用于弯曲部。
[0024] 本发明的提性电路基板也可W去除至少相当于弯曲部的位置的第一铜巧层炬1)。 [002引[发明的效果]
[0026] 本发明的提性覆铜积层板可W呈现配线基板所要求的高耐弯折性,因此可W提供 一种弯折于电子机器内的状态下的连接可靠性优异的提性电路基板用材料。因此,本发明 的提性覆铜积层板特别适宜用于智能手机等对小型液晶周围的弯折部分等要求耐弯折性 的电子零件。另外,本发明的提性覆铜积层板具有配线基板所要求的可W耐受间断的反复 滑动的性能、及有利于形成高密度配线的铜巧层,因此也适宜用作硬盘驱动器化arddisk 化ive)中的读写缆线(readwritec油le)用提性电路基板用材料。
【附图说明】
[0027]图1是将提性覆铜积层板的第一铜巧层部分性地去除而获得的提性电路基板的 剖面说明图(一部分)。
[002引图2是表示实施例中使用的试验电路基板片的铜配线的情况的平面说明图。
[0029] 图3是表示弯折试验中的试样台及试验电路基板片的情况的侧面说明图(将试验 电路基板片固定在试样台上的状态图)。
[0030] 图4是表示弯折试验中的试样台及试验电路基板片的情况的侧面说明图(利用漉 按压试验电路基板片的弯折部位的近前状态图)。
[0031] 图5是表示弯折试验中的试样台及试验电路基板片的情况的侧面说明图(利用漉 按压试验电路基板片的弯折部位的状态图)。
[0032] 图6是表示弯折试验中的试样台及试验电路基板片的情况的侧面说明图(打开弯 折部位而使试片恢复到平坦状态的状态图)。
[0033] 图7是表示弯折试验中的试样台及试验电路基板片的情况的侧面说明图(利用漉 按压弯折部位的折缝部分而使其平整的状态图)。
[0034] [符号的说明]
[00对 10;弯曲预定部
[0036] 20、21 ;试样台
[0037] 22 ;漉
[003引 40 ;试片
[0039] 40C;弯折部位
[0040] 51 ;铜配线
[0041] 52;U字部
[00创 A;聚酷亚胺绝缘层
[00创 B1;第一铜f自层
[0044]B2;第二铜r自层
[0045] H;弯折部位的间隙
【具体实施方式】
[0046] W下,对本发明的实施方式进行说明。
[0047] <提性覆铜积层板>
[0048] 本实施方式的提性覆铜积层板包括:聚酷亚胺绝缘层(A)、设置于该聚酷亚胺绝 缘层(A)的一面的第一铜巧层炬1)、及设置于该聚酷亚胺绝缘层(A)的另一面的第二铜巧 层炬2)。该提性覆铜积层板是进行蚀刻第一铜巧层炬1)与第二铜巧层任2)等配线电路加 工而形成铜配线,从而用作提性电路基板。在该情况下,有利的是将第一铜巧层炬1)形成 为高密度配线的铜配线,将第二铜巧层炬2)形成为适合弯折部位的铜配线。
[0049] <铜巧>
[0化0] 本实施方式的提性覆铜积层板中,第一铜巧层炬1)的厚度(T1)为5ym~20ym 的范围内,优选6ym~19ym的范围内。如果第一铜巧层炬1)的厚度(T1)小于5ym,那 么在制造提性覆铜积层板时,例如在第一铜巧层炬1)上形成聚酷亚胺绝缘层(A)的步骤 中,第一铜巧层炬1)本身的刚性降低,结果出现在提性覆铜积层板上产生權皱等的问题。 另外,如果第一铜巧层炬1)的厚度(T1)超过20ym,那么由利用蚀刻液的蚀刻形成的铜配 线的拖尾量(trailingamount)变大,由此存在邻接的配线间产生绝缘不良,配线电路的微 细化变得困难的倾向。
[0051] 另外,在第一铜巧层炬1)的厚度(T1)与厚度方向的剖面的平均结晶粒径值1)的 关系中,可W将(T1)X值1)设为100ym2W下,优选设为80ym2W下,更优选设为7〇ym2W下。通过设为该种范围,例如能够将由利用蚀刻液的蚀刻形成的铜配线微细化。此外, (T1) X值1)的下限值并无特别限制,但是通过进一步缩小(T1) X值1),利用蚀刻液形成铜 配线时的相对于铜巧厚度方向的蚀刻速度上升,因此容易使铜配线产生底切(under cut), 就此方面而言,优选设为5y 上,更优选设为10ym2W上。此外,本发明所规定的铜巧 层的厚度方向的剖面的平均结晶粒径可W利用下述实施例中所记载的测定方法而求出。 [0化2] 本实施方式的提性覆铜积层板中,可W对第一铜巧层炬1)的表面进行粗化处理, 优选为与聚酷亚胺绝缘层(A)接触的第一铜巧层炬1)表面的表面粗趟度巧Z)为0. 7ym~ 2. 5ym的范围内,优选0. 7ym~2. 2ym的范围内,更优选0. 8ym~1. 6ym的范围内。如 果表面粗趟度巧Z)的值小于所述下限值,那么难W担保与聚酷亚胺绝缘层(A)的接着可 靠性,如果表面粗趟度巧Z)的值超过所述上限值,那么由利用蚀刻液的蚀刻形成的铜配线 的直线性受损,在微细配线电路的形成中容易产生障碍。此外,表面粗趟度化是依据JIS B0601的规定而测得的值。
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