一种栅极驱动电路及显示器的制造方法
【专利摘要】本发明公开了一种栅极驱动电路及显示器，所述栅极驱动电路包括多个移位寄存器单元，一逻辑电路，用于接收第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号，并输出逻辑脉冲信号，所述逻辑脉冲信号用于驱动多个所述移位寄存器单元和多个使能电路；所述多个使能电路，与所述多个移位寄存器单元一对一连接，用于接收所述移位寄存器单元输出的第一脉冲信号和所述逻辑电路输出的所述逻辑脉冲信号，并输出多个第二脉冲信号，所述多个第二脉冲信号用于驱动多条栅线，其中，每个所述使能电路输出两个所述第二脉冲信号，用于驱动两条栅线。本发明使一个移位寄存器可同时控制两条栅线，减少使用的移位寄存器的个数，从而减少布线空间，实现面板窄边框化。
【专利说明】一种栅极驱动电路及显示器【技术领域】
[0001]本发明涉及显示【技术领域】，尤其涉及一种栅极驱动电路及显示器。
【背景技术】
[0002]目前，在薄膜场效应晶体管(Thin Film Transistor,TFT)面板上，可以包括有:包括多个像素电极的有效显示区域(可以用AA表示)、用于对AA区中每个像素电极连接的TFT进行开关控制的垂直移位寄存器(Vertical Shift Register, VSR)以及为VSR提供信号的集成电路芯片，如图1所示，图1为现有技术提供的TFT面板结构示意图。
[0003]图2为现有技术提供的垂直移位寄存器的栅极驱动电路的结构示意图，如图2所示，VSR包括多个级联的移位寄存器单元(Shift Register，SR)、开启脉冲信号STV提供线、复位信号GRESET提供线、第一时钟(CLKl)提供线和第二时钟(CLK2)提供线。VSR电路每一级都采用一个移位寄存器电路，STV脉冲覆盖CLKl的第一个脉冲，CLKl和CLK2脉冲交替提供，并通过Enable电路实现移位寄存器的功能。左侧VSR移位寄存器工作时的时序图如图3所示，CLKl和CLK2的相位彼此相反。栅极驱动电路工作过程如下:当STV=I,输出一高电平脉冲给第一行像素单元相连的移位寄存器单元SRl的输入端，使第一行移位寄存器单元(SRl)打开，对面板内输出栅极高电平，其它行处于关闭状态，同时为下一行移位寄存器单元(SR3)输 入端注入高电平，使第二行打开；当第二行SR3输出高电平时，其它行处于关闭状态，同时为其下一行(移位寄存器SR5)输入端注入高电平，依次顺延，直到最后一行，各移位寄存器单元(SRl~SR2N-1)的输出信号为OUTl~0UT2N-1，如图3所示。
[0004]上述方案中的每一个移位寄存器单元只能控制一条栅线，该移位寄存器单元占据VSR40%以上的面积，面对如此多的VSR TFT器件，窄边框设计难以实现。
【发明内容】
[0005]有鉴于此，本发明实施例提供一种栅极驱动电路及显示器，使一个移位寄存器可同时控制两条栅线，减少使用的移位寄存器的个数，从而减少布线空间，实现面板窄边框化。
[0006]一种栅极驱动电路，包括多个移位寄存器单元，所述栅极驱动电路还包括:一逻辑电路，用于接收第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号，并输出逻辑脉冲信号，所述逻辑脉冲信号用于驱动多个移位寄存器单元和多个使能电路；多个使能电路，与多个移位寄存器单元一对一连接，用于接收所述移位寄存器单元输出的第一脉冲信号和所述逻辑电路输出的逻辑脉冲信号，并输出多个第二脉冲信号，所述多个第二脉冲信号用于驱动多条栅线，其中，每个所述使能电路输出两个所述第二脉冲信号，用于驱动两条栅线。
[0007]一种显示器，该显示器包括:显示区域，包括用于显示图像的多个像素，栅极驱动电路，用于将扫描信号送至所述显示区域，数据驱动电路，用于将数据信号送至所述显示区域，其中，该栅极驱动电路为本发明实施例提供的任一所述的栅极驱动电路。[0008]本发明提供的栅极驱动电路及显示器，通过使用一个移位寄存器同时控制两条栅线，减少使用的移位寄存器的个数，从而减少布线空间，实现面板窄边框化。
【专利附图】
【附图说明】
[0009]图1为现有技术提供的TFT面板结构示意图；
[0010]图2为现有技术提供的垂直移位寄存器的栅极驱动电路的结构示意图；
[0011]图3为现有栅极驱动电路中左侧垂直移位寄存器电路的时序图；
[0012]图4是本发明第一实施例中提供的栅极驱动电路的结构示意图；
[0013]图5是本发明第二实施例中提供的栅极驱动电路的结构示意图；
[0014]图6是本发明第二实施例中提供的第一逻辑电路?第五逻辑电路的结构示意图；
[0015]图7是本发明第三实施例中提供的栅极驱动电路的结构示意图；
[0016]图8是本发明第三实施例中提供的使能电路的结构示意图；
[0017]图9是本发明实施例提供的栅极驱动电路的结构示意图；
[0018]图10是本发明实施例提供的栅极驱动电路的时序图。
【具体实施方式】
[0019]下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
[0020]本发明实施例提供的栅极驱动电路可减少布线空间，实现面板窄边框化，尤其适用于小尺寸的TFT面板。
[0021]一般地，在一个图像帧中，驱动每条栅线的驱动信号均为只包括一个方波脉冲的信号，即在一个图像画面中每条栅线仅被驱动一次，整个显示屏中所有的栅线按照从上到下逐行扫描的方式依次被驱动；当然并不局限于逐行依次驱动的方式，也可分区域驱动，例如在一次扫描中同时驱动两行。
[0022]图4为本发明实施例一提供的栅极驱动电路的结构示意图，本实施例提供的栅极驱动电路可减少布线空间，实现面板窄边框化，尤其适用于小尺寸的TFT面板。该栅极驱动电路包括多个移位寄存器单元11(SR1?SRN)，还包括一逻辑电路12和多个使能电路13。
[0023]其中，一逻辑电路12，用于接收第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号，并输出逻辑脉冲信号，所述逻辑脉冲信号用于驱动多个移位寄存器单元11和多个使能电路13。
[0024]在本实施例中，通过给移位寄存器单元11增加一个逻辑电路12，将时钟信号转换成所需的逻辑脉冲信号，驱动多个移位寄存器单元11和多个使能电路13。
[0025]多个使能电路13，与多个移位寄存器单元11 一对一连接，用于接收所述移位寄存器单元输出的第一脉冲信号和所述逻辑电路输出的逻辑脉冲信号，并输出多个第二脉冲信号，所述多个第二脉冲信号用于驱动多条栅线，其中，每个所述使能电路输出两个所述第二脉冲信号，用于驱动两条栅线。
[0026]在本实施例中，使能电路与移位寄存器单元一对一连接，将每个移位寄存器单元输出的一个脉冲信号和逻辑电路输出的逻辑脉冲信号都转化为两个脉冲信号输出，分别用于驱动多条栅线，使每个移位寄存器单元能够同时控制两条栅线，大大减少了移位寄存器单元的个数，从而减少布线空间，有利于实现面板窄边框化。
[0027]将每个移位寄存器单元输出的一个脉冲信号和逻辑电路输出的逻辑脉冲信号都转化为两个脉冲信号输出的原理及实现方式有多种，本实施例仅在此举出以下【具体实施方式】作为范例。
[0028]对于所述多个第二脉冲信号的时序图形，可以有多种方案。以一个使能电路输出两个第二脉冲信号且所驱动的两条栅线为相邻的为例，这两个第二脉冲信号可以是互补的同步信号，即在这两个第二脉冲信号组成的时间周期内其中一个第二脉冲信号在一个周期内前段为高电平，在一个周期内后段为低电平，另一个第二脉冲信号在一个周期内前段为低电平，在一个周期内后段为高电平，此时所驱动的两条栅线依次被驱动；也可以是高电平的时序完全相同的信号，此时所驱动的两条栅线同时被驱动；也可以是高电平部分重叠的信号；以上各种情况中，两个第二脉冲信号的高电平持续时间可以相等，也可以不相等。所述两个第二脉冲信号驱动不相邻的两条栅线时可作类似分析。当然，最优选的方式是依次驱动两条相邻的栅线，且被驱动的顺序与显示基板上所有栅线被驱动的顺序一致，且持续时间相同，此时显示效果最佳。
[0029]该【具体实施方式】中，多个使能电路13将多个移位寄存器单元11输出的第一脉冲信号和逻辑电路12输出的逻辑脉冲信号进行转换，形成多个第二脉冲信号，且这些所述的第二脉冲信号除逐个落后一定时间外，频率、幅度等均相同。其中，具体落后的时间，与多个使能电路13输出多少个第二脉冲信号有关。
[0030]本发明第一实施例提供的栅极驱动电路，通过一逻辑电路12和多个使能电路13将移位寄存器输出的第一脉冲信号和逻辑电路输出的逻辑脉冲信号转换为多个第二脉冲信号，且每个使能电路输出两个第二脉冲信号，以向多条栅线进行充电操作，打开多条栅线上的像素TFT开关，可大大降低移位寄存器的个数，从而减少布线空间，实现面板窄边框化，尤其适用于小尺寸的面板，而且无需更改液晶面板的内部设计，方便实现。
[0031]在上述技术方案的基础上，同一使能电路输出的所述第二脉冲信号的脉冲持续时间相等，且所述第二脉冲信号的高电平持续时间不相重叠。
[0032]在上述技术方案的基础上，所述多个移位寄存器单元包括从第I级移位寄存器单元至第2*N-1级移位寄存器单元依次级联的第一侧N级移位寄存器单元，从第2级移位寄存器单元至第2*N级移位寄存器单元依次级联的与第一侧相对的第二侧N级移位寄存器单元，所述N为大于I的整数。
[0033]在上述技术方案的基础上，第I级和第2级移位寄存器单元的输入端接收起始移位信号，从第I级移位寄存器单元至第2*N-2级任一级所述移位寄存器单元的输出端连接下一级移位寄存器单元的输入端，所述N为大于I的整数。
[0034]图5和图9为本发明实施例二提供的栅极驱动电路的结构示意图，图5是本发明第二实施例中提供的栅极驱动电路的结构示意图，如图5所示，本实施例在上述各实施例的基础上，一逻辑电路12包括第一逻辑电路121、第二逻辑电路122、第三逻辑电路123、第四逻辑电路124和第五逻辑电路125。
[0035]其中，第一逻辑电路121,用于接收第一时钟信号和第四时钟信号，并输出第一逻辑脉冲信号，所述第一逻辑脉冲信号用于驱动所述第一侧N级移位寄存器单元的奇数行移位寄存器单元。
[0036]在本实施例中，请参照图6、图7，第一逻辑电路121接收第一时钟信号和第四时钟信号，输出第一逻辑脉冲信号，驱动第一侧N级移位寄存器单元的奇数行移位寄存器单元。所述第一逻辑脉冲信号又经过第一反相器输出第一反相逻辑脉冲信号，驱动与所述第一侧N级移位寄存器单元的偶数行移位寄存器单元相连的使能电路。
[0037]第二逻辑电路122，用于接收第一时钟信号和第二时钟信号，并输出第二逻辑脉冲信号，所述第二逻辑脉冲信号用于驱动所述第二侧N级移位寄存器单元的奇数行移位寄存器单元。
[0038]在本实施例中，请参照图6、图7，第二逻辑电路接收第一时钟信号和第二时钟信号，输出第二逻辑脉冲信号，驱动第二侧N级移位寄存器单元的奇数行移位寄存器单元。第二逻辑脉冲信号又经过第二反相器输出第二反相逻辑脉冲信号，驱动与所述第二侧N级移位寄存器单元的偶数行移位寄存器单元相连的使能电路。
[0039]第三逻辑电路123，用于接收第二时钟信号和第三时钟信号，并输出第三逻辑脉冲信号，所述第三逻辑脉冲信号用于驱动所述第一侧N级移位寄存器单元的偶数行移位寄存器单元。
[0040]在本实施例中，请参照图6、图7，第三逻辑电路接收第二时钟信号和第三时钟信号，输出第三逻辑脉冲信号，驱动所述第一侧N级移位寄存器单元的偶数行移位寄存器单元。第三逻辑脉冲信号又经过第三反相器输出第三反相逻辑脉冲信号，驱动与所述第一侧N级移位寄存器单元的奇数行移位寄存器单元相连的使能电路。
[0041]第四逻辑电路12 4，用于接收第三时钟信号和第四时钟信号，并输出第四逻辑脉冲信号，所述第四逻辑脉冲信号用于驱动所述第二侧N级移位寄存器单元的偶数行移位寄存器单元。
[0042]在本实施例中，请参照图6、图7，第四逻辑电路接收第三时钟信号和第四时钟信号，输出第四逻辑脉冲信号，驱动所述第二侧N级移位寄存器单元的偶数行移位寄存器单元。第四逻辑脉冲信号又经过第四反相器输出第四反相逻辑脉冲信号，驱动与所述第二侧N级移位寄存器单元的奇数行移位寄存器单元相连的使能电路。
[0043]第五逻辑电路125,用于接收第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号，并输出第五逻辑脉冲信号，所述第五逻辑脉冲信号用于驱动所述多个使能电路。
[0044]其中，如图10所示，为上述栅极驱动电路的工作时序图，PNP型三极管输入高电平截止，输入低电平导通，NPN型三极管输入高电平导通，输入低电平截止，CLKl代表第一时钟信号，CLK2代表第二时钟信号，CKL3代表第三时钟信号，CLK4代表第四时钟信号，
CLK\、CLK2 ^ CLK'、--分别表示与第一时钟信号、第二时钟信号、第三时钟信
号、第四时钟信号相反的时钟信号。
[0045]对于第一逻辑电路，在和t2期间，CLKl=I输入高电平，CLK4=0 WlCLKA = X输入高电平，使第一逻辑脉冲信号输出高电平；在t3、t4和t5期间，CLKl=O输入低电平，CLK4=0则CLKA=I输入高电平，使第一逻辑脉冲信号输出低电平;在、和t7期间，CLKI=O输入
低电平，CLK4=1则aJ4=0输入低电平，使第一逻辑脉冲信号输出低电平；在〖8期间，CLki=I输入高电平，clk4=i w\clkI=o输入低电平，使第一逻辑脉冲信号输出低电平。
[0046]对于第二逻辑电路，在期间，CLKl=I则1=0输入低电平，CLK2=0输入低电
平，使第二逻辑脉冲信号输出低电平；在t2期间，CLKl=I则aJTl=0输入低电平，CLK2=1
输入高电平，使第二逻辑脉冲信号输出低电平；在丨3和t4期间，CLKl=O则OJH=I输入高电平，CLK2=1输入高电平，使第二逻辑脉冲信号输出高电平；在t5、t6和t7期间，CLKl=O则CZJH=I输入高电平，CLK2=0输入低电平，使第二逻辑脉冲信号输出低电平；在丨8期间，
CLKl=I则OJTl=O输入低电平，CLK2=0输入低电平，使第二逻辑脉冲信号输出低电平。
[0047]对于第三逻辑电路，在&期间，CLK2=0则CZJT2=1输入高电平，CLK3=0输入低
电平，使第三逻辑脉冲信号输出低电平；在t2和t3期间，CLK2=1则d2=0输入低电平，
CLK3=0输入低电平，使第二逻辑脉冲信号输出低电平；在t4期间，CLK2=1则Π2=0输入低电平，CLK3=1输入高电平，使第三逻辑脉冲信号输出低电平；在t5和t6期间，CLK2=0则d2=l输入高电平，CLK3=1输入高电平，使第三逻辑脉冲信号输出高电平；在t7期间，
CLK2=0则CZJT2 = 1输入高电平，CLK3=0输入低电平，使第三逻辑脉冲信号输出低电平；在
t8期间，CLK2=0则= 1输入高电平，CLK3=0输入低电平，使第三逻辑脉冲信号输出低电平。
[0048]对于第四逻辑电路，在h、t2和t3期间，CLK3=0则CLK3 =1输入高电平，CLK4=0输入低电平，使第四逻辑脉冲信号输出低电平；在&和t5期间，CLK3=i则CDT3=0输入低电
平，CLK4=0输入低电平，使第四逻辑脉冲信号输出低电平；在t6期间，CLK3=1则.3=0
输入低电平，CLK4=0输入低电平，使第四逻辑脉冲信号输出低电平；在t7和t8期间，CLK3=0则=1输入高电平，CLK4=1输入高电平，使第四逻辑脉冲信号输出高电平。
[0049]对于第五逻辑电路，在h期间，CLKl=I输入高电平，CLK2=0输入低电平，CLK3=0输入低电平，CLK4=0输入低电平，使第五逻辑脉冲信号输出低电平；在丨2期间，CLKl=I输入高电平，CLK2=1输入高电平，CLK3=0输入低电平，CLK4=0输入低电平，使第五逻辑脉冲信号输出高电平；在t3期间，CLKl=O输入低电平，CLK2=1输入高电平，CLK3=0输入低电平，CLK4=0输入低电平，使第五逻辑脉冲信号输出低电平；在t4期间,CLKl=O输入低电平，CLK2=1输入高电平，CLK3=1输入高电平，CLK4=0输入低电平，使第五逻辑脉冲信号输出高电平；在&期间，CLKl=O输入低电平，CLK2=0输入低电平，CLK3=1输入高电平，CLK4=0输入低电平，使第五逻辑脉冲信号输出低电平；在t6期间，CLKl=O输入低电平，CLK2=0输入低电平，CLK3=1输入高电平，CLK4=1输入高电平，使第五逻辑脉冲信号输出高电平；在丨7期间，CLKl=O输入低电平，CLK2=0输入低电平，CLK3=0输入低电平，CLK4=1输入高电平，使第五逻辑脉冲信号输出低电平；在t8期间，CLKl=I输入高电平，CLK2=0输入低电平，CLK3=0输入低电平，CLK4=1输入高电平，使第五逻辑脉冲信号输出高电平。
[0050]本发明第二实施例提供的栅极驱动电路，通过五个逻辑电路分别输出五个逻辑脉冲信号分别用于驱动多个移位寄存器单元和多个使能电路，每个移位寄存器单元可驱动相邻的两条栅线，减少移位寄存器单元的个数，减少布线空间，从而实现面板窄边框化。
[0051]在上述技术方案的基础上，所述第一逻辑脉冲信号经过第一反相器输出第一反相逻辑脉冲信号，所述第一反相逻辑脉冲信号用于驱动与所述第一侧N级移位寄存器单元的偶数行移位寄存器单元相连的使能电路；所述第二逻辑脉冲信号经过第二反相器输出第二反相逻辑脉冲信号，所述第二反相逻辑脉冲信号用于驱动与所述第二侧N级移位寄存器单元的偶数行移位寄存器单元相连的使能电路；所述第三逻辑脉冲信号经过第三反相器输出第三反相逻辑脉冲信号，所述第三反相逻辑脉冲信号用于驱动与所述第一侧N级移位寄存器单元的奇数行移位寄存器单元相连的使能电路；所述第四逻辑脉冲信号经过第四反相器输出第四反相逻辑脉冲信号，所述第四反相逻辑脉冲信号用于驱动与所述第二侧N级移位寄存器单元的奇数行移位寄存器单元相连的使能电路。
[0052]图7、图8和图9所示为本发明实施例三提供的栅极驱动电路的结构示意图，本实施例在上述各实施例的基础上，多个使能电路13中的每个使能电路包括:第一薄膜晶体管Tl、第二薄膜晶体管T2、第三薄膜晶体管T3、第四薄膜晶体管T4、第五薄膜晶体管T5、第六薄膜晶体管T6、第五反相器和第六反相器；
[0053]其中，所述第一薄膜晶体管Tl的源极通过所述第五反相器与所述移位寄存器单元的输出端相连，漏极与所述第三薄膜晶体管T3、所述第二薄膜晶体管T2、所述第五薄膜晶体管T5的源极相连。
[0054]所述第二薄膜晶体管T2的源极接收高电平信号，漏极与所述第一薄膜晶体管Tl的漏极相连。
[0055]当所述使能电路与所述第一侧N级移位寄存器单元奇数行移位寄存器单元相连时，所述第一薄膜晶体管Tl和所述第二薄膜晶体管T2的栅极接收所述第一反相逻辑脉冲信号，当所述使能电路与所述第二侧N级移位寄存器单元的奇数行移位寄存器单元相连时，所述第一薄膜晶体管Tl和所述第二薄膜晶体管T2的栅极接收所述第二反相逻辑脉冲信号，当所述使能电路与所述第一侧N级移位寄存器单元的偶数行移位寄存器单元相连时，所述第一薄膜晶体管Tl和所述第二薄膜晶体管T2的栅极接收所述第三反相逻辑脉冲信号，当所述使能电路与所述第二侧N级移位寄存器单元的偶数行移位寄存器单元相连时，所述第一薄膜晶体管Tl和所述第二薄膜晶体管T2的栅极接收所述第四反相逻辑脉冲信号。
[0056]所述第三薄膜晶体管T3的源极与所述第一薄膜晶体管T2的漏极相连，漏极与所述使能电路中的两条输出线中的一条OUTl相连，栅极接收所述第五逻辑脉冲信号。
[0057]所述第四薄膜晶体管T4的源极接收高电平信号，漏极与所述使能电路中的两条输出线中的一条OUTl相连，栅极通过所述第六反相器接收所述第五逻辑脉冲信号。
[0058]所述第五薄膜晶体管T5的源极与所述第一薄膜晶体管Tl的漏极相连，漏极与所述使能电路中的两条输出线中的另一条0UT2相连，栅极接收所述第五逻辑脉冲信号。
[0059]所述第六薄膜晶体管T6的源极接收高电平信号，漏极与所述使能电路中的两条输出线中的另一条0UT2相连，栅极接收所述第五逻辑脉冲信号。[0060]其中，如图10所示，为上述栅极驱动电路的工作时序图，PNP型三极管输入高电平截止，输入低电平导通，NPN型三极管输入高电平导通，输入低电平截止，SOUTl?S0UT2N分别代表移位寄存器单兀SRl?SR2N输出的第一脉冲信号。
[0061]对于第一侧N级移位寄存器单元的奇数行移位寄存器单元(如移位寄存器单元SRl)对应的使能电路，将第一脉冲信号、第三反相逻辑脉冲信号和第五逻辑脉冲信号转换成两个第二脉冲信号(0UT1和0UT2)。在&期间，SOUTl=I输出高电平，第三逻辑脉冲信号输出低电平则第三反相逻辑脉冲信号输出高电平，第五逻辑脉冲信号输出低电平，则使OUTl输出低电平，0UT2输出低电平；在t2期间，SOUTl=I输出高电平，第三逻辑脉冲信号输出低电平则第三反相逻辑脉冲信号输出高电平，第五逻辑脉冲信号输出高电平，则使OUTI输出低电平，0UT2输出低电平；在&期间，SOUTl=I输出高电平，第三逻辑脉冲信号输出低电平则第三反相逻辑脉冲信号输出高电平，第五逻辑脉冲信号输出低电平，则使OUTl输出低电平，0UT2输出低电平；在t4期间，SOUTl=I输出高电平，第三逻辑脉冲信号输出低电平则第三反相逻辑脉冲信号输出高电平，第五逻辑脉冲信号输出高电平，则使OUTl输出低电平，0UT2输出低电平；在&期间，SOUTl=I输出高电平，第三逻辑脉冲信号输出高电平则第三反相逻辑脉冲信号输出低电平，第五逻辑脉冲信号输出低电平，则使OUTl输出高电平，0UT2输出低电平；在t6期间，SOUTl=I输出高电平，第三逻辑脉冲信号输出高电平则第三反相逻辑脉冲信号输出低电平，第五逻辑脉冲信号输出高电平，则使OUTl输出低电平，0UT2输出高电平；在t7期间，SOUTl=I输出高电平，第三逻辑脉冲信号输出低电平则第三反相逻辑脉冲信号输出高电平，第五逻辑脉冲信号输出低电平，则使OUTl输出低电平，0UT2输出低电平；在t8期间，SOUTl=I输出高电平，第三逻辑脉冲信号输出低电平则第三反相逻辑脉冲信号输出高电平，第五逻辑脉冲信号输出高电平，则使OUTl输出低电平，0UT2输出低电平。
[0062]对于第二侧N级移位寄存器单元的奇数行移位寄存器单元(如移位寄存器单元SR2)对应的使能电路，将第一脉冲信号、第四反相逻辑脉冲信号和第五逻辑脉冲信号转换成两个第二脉冲信号(0UT3和0UT4)。在&期间，S0UT2=0输出低电平，第四逻辑脉冲信号输出低电平则第四反相逻辑脉冲信号输出高电平，第五逻辑脉冲信号输出低电平，则使0UT3输出低电平，0UT4输出低电平；在&期间，S0UT2=0输出低电平，第四逻辑脉冲信号输出低电平则第四反相逻辑脉冲信号输出高电平，第五逻辑脉冲信号输出高电平，则使0UT3输出低电平，0UT4输出低电平；在&期间，S0UT2=1输出高电平，第四逻辑脉冲信号输出低电平则第四反相逻辑脉冲信号输出高电平，第五逻辑脉冲信号输出低电平，则使0UT3输出低电平，0UT4输出低电平；在t4期间，S0UT2=1输出高电平，第四逻辑脉冲信号输出低电平则第四反相逻辑脉冲信号输出高电平，第五逻辑脉冲信号输出高电平，则使0UT3输出低电平，0UT4输出低电平；在&期间，S0UT2=1输出高电平，第四逻辑脉冲信号输出低电平则第四反相逻辑脉冲信号输出高电平，第五逻辑脉冲信号输出低电平，则使0UT3输出低电平，0UT4输出低电平；在t6期间，S0UT2=1输出高电平，第四逻辑脉冲信号输出低电平则第四反相逻辑脉冲信号输出高电平，第五逻辑脉冲信号输出高电平，则使0UT3输出低电平，0UT4输出低电平；在t7期间，S0UT2=1输出高电平，第四逻辑脉冲信号输出高电平则第四反相逻辑脉冲信号输出低电平，第五逻辑脉冲信号输出低电平，则使0UT3输出高电平，0UT4输出低电平；在t8期间，S0UT2=1输出高电平，第四逻辑脉冲信号输出高电平则第四反相逻辑脉冲信号输出低电平，第五逻辑脉冲信号输出高电平，则使0UT3输出低电平，0UT4输出高电平。[0063]对于第一侧N级移位寄存器单元的偶数行移位寄存器单元(如移位寄存器单元SR3)对应的使能电路，将第一脉冲信号、第一反相逻辑脉冲信号和第五逻辑脉冲信号转换成两个第二脉冲信号(0UT5和0UT6)。在&期间，S0UT3=0输出低电平，第一逻辑脉冲信号输出高电平则第一反相逻辑脉冲信号输出低电平，第五逻辑脉冲信号输出低电平，则使0UT5输出低电平，0UT6输出低电平；在&期间，S0UT3=0输出低电平，第一逻辑脉冲信号输出高电平则第一反相逻辑脉冲信号输出低电平，第五逻辑脉冲信号输出高电平，则使0UT5输出低电平，0UT6输出低电平；在&期间，S0UT3=0输出低电平，第一逻辑脉冲信号输出低电平则第一反相逻辑脉冲信号输出高电平，第五逻辑脉冲信号输出低电平，则使0UT5输出低电平，0UT6输出低电平；在t4期间，S0UT3=0输出低电平，第一逻辑脉冲信号输出低电平则第一反相逻辑脉冲信号输出高电平，第五逻辑脉冲信号输出高电平，则使0UT5输出低电平，0UT6输出低电平；在t5期间,S0UT3=1输出高电平,第一逻辑脉冲信号输出低电平则第一反相逻辑脉冲信号输出高电平，第五逻辑脉冲信号输出低电平，则使0UT5输出低电平，0UT6输出低电平；在t6期间，S0UT3=1输出高电平,第一逻辑脉冲信号输出低电平则第一反相逻辑脉冲信号输出高电平，第五逻辑脉冲信号输出高电平，则使0UT5输出低电平，0UT6输出低电平；在t7期间，S0UT3=1输出高电平,第一逻 辑脉冲信号输出低电平则第一反相逻辑脉冲信号输出高电平，第五逻辑脉冲信号输出低电平，则使0UT5输出低电平，0UT6输出低电平；在t8期间，S0UT3=1输出高电平，第一逻辑脉冲信号输出低电平则第一反相逻辑脉冲信号输出高电平，第五逻辑脉冲信号输出高电平，则使0UT5输出低电平,0UT6输出低电平；在t9期间,S0UT3=1输出高电平,第一逻辑脉冲信号输出高电平则第一反相逻辑脉冲信号输出低电平，第五逻辑脉冲信号输出高电平，则使0UT5输出高电平，0UT6输出低电平；在t1(l期间,S0UT3=1输出高电平,第一逻辑脉冲信号输出高电平则第一反相逻辑脉冲信号输出低电平，第五逻辑脉冲信号输出高电平，则使0UT5输出低电平，0UT6输出高电平。
[0064]对于第二侧N级移位寄存器单元的偶数行移位寄存器单元(如移位寄存器单元SR4)对应的使能电路，将第一脉冲信号、第二反相逻辑脉冲信号和第五逻辑脉冲信号转换成两个第二脉冲信号(0UT7和0UT8)。在^期间，S0UT4=0输出低电平，第二逻辑脉冲信号输出低电平则第二反相逻辑脉冲信号输出高电平，第五逻辑脉冲信号输出低电平，则使0UT7输出低电平，0UT8输出低电平；在t2期间，S0UT4=0输出低电平，第二逻辑脉冲信号输出低电平则第二反相逻辑脉冲信号输出高电平，第五逻辑脉冲信号输出高电平，则使0UT7输出低电平，0UT8输出低电平；在&期间，S0UT4=0输出低电平，第二逻辑脉冲信号输出高电平则第二反相逻辑脉冲信号输出低电平，第五逻辑脉冲信号输出低电平，则使0UT7输出低电平，0UT8输出低电平；在&期间，S0UT4=0输出低电平，第二逻辑脉冲信号输出高电平则第二反相逻辑脉冲信号输出低电平，第五逻辑脉冲信号输出高电平，则使0UT7输出低电平，0UT8输出低电平；在t5期间，S0UT4=0输出低电平，第二逻辑脉冲信号输出低电平则第二反相逻辑脉冲信号输出高电平，第五逻辑脉冲信号输出低电平，则使0UT7输出低电平，0UT8输出低电平；在t6期间，S0UT4=0输出低电平，第二逻辑脉冲信号输出低电平则第二反相逻辑脉冲信号输出高电平，第五逻辑脉冲信号输出高电平，则使0UT7输出低电平，0UT8输出低电平；在t7期间，S0UT4=1输出高电平，第二逻辑脉冲信号输出低电平则第二反相逻辑脉冲信号输出高电平，第五逻辑脉冲信号输出低电平，则使0UT7输出低电平，0UT8输出低电平；在t8期间，S0UT4=!输出高电平，第二逻辑脉冲信号输出低电平则第二反相逻辑脉冲信号输出高电平，第五逻辑脉冲信号输出高电平，则使0UT7输出低电平，0UT8输出低电平；在t9期间，S0UT4=1输出高电平，第二逻辑脉冲信号输出低电平则第二反相逻辑脉冲信号输出高电平，第五逻辑脉冲信号输出低电平，则使0UT7输出低电平,0UT8输出低电平；在t10期间，S0UT4=1输出高电平，第二逻辑脉冲信号输出低电平则第二反相逻辑脉冲信号输出高电平，第五逻辑脉冲信号输出高电平，则使0UT7输出低电平，0UT8输出低电平^t11期间，S0UT4=1输出高电平，第二逻辑脉冲信号输出高电平则第二反相逻辑脉冲信号输出低电平，第五逻辑脉冲信号输出低电平，则使0UT7输出高电平，0UT8输出低电平；在^期间，S0UT4=1输出高电平，第二逻辑脉冲信号输出高电平则第二反相逻辑脉冲信号输出低电平，第五逻辑脉冲信号输出高电平，则使0UT7输出低电平，0UT8输出高电平。
[0065]接下来依次顺延，直到最后一行。最终各栅线获得的信号(0UT1~0UT8)如图10所示，可用于驱动各栅线，控制不同栅线上的像素TFT的开关。
[0066]本发明第三实施例提供的栅极驱动电路，通过多个使能电路将多个移位寄存器单元输出的第一脉冲信号和逻辑电路输出的逻辑脉冲信号转换成多个第二脉冲信号，且每个使能电路输出两个第二脉冲信号，每个移位寄存器单元可驱动相邻的两条栅线，减少移位寄存器单元的个数，减少布线空间，从而实现面板窄边框化。
[0067]本发明第四实施例提供一种显示器，包括:显示区域，具有用于显示图像的多个像素；栅极驱动电路，用于将扫描信号送至所述显示区域；数据驱动电路，用于将数据信号送至所述显示区域；其中，所述栅极驱动电路为如第一-第三实施例任一个中所述的栅极驱动电路。由于包含了在前实施例的栅极驱动电路，本实施例中的显示器自然也具备了相应的有益效果。
[0068]注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。
【权利要求】
1.一种栅极驱动电路，包括多个移位寄存器单元，其特征在于，还包括: 一逻辑电路，用于接收第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号，并输出逻辑脉冲信号，所述逻辑脉冲信号用于驱动所述多个移位寄存器单元和多个使能电路； 所述多个使能电路，与所述多个移位寄存器单元一对一连接，用于接收所述移位寄存器单元输出的第一脉冲信号和所述逻辑电路输出的所述逻辑脉冲信号，并输出多个第二脉冲信号，所述多个第二脉冲信号用于驱动多条栅线，其中，每个所述使能电路输出两个所述第二脉冲信号，用于驱动两条栅线。
2.根据权利要求1所述的栅极驱动电路，其特征在于，同一使能电路输出的所述第二脉冲信号的脉冲持续时间相等，且所述第二脉冲信号的高电平持续时间不相重叠。
3.根据权利要求1所述的栅极驱动电路，其特征在于，所述多个移位寄存器单元包括从第I级移位寄存器单元至第2*N-1级移位寄存器单元依次级联的第一侧N级移位寄存器单元，从第2级移位寄存器单元至第2*N级移位寄存器单元依次级联的与第一侧相对的第二侧N级移位寄存器单元，所述N为大于I的整数。
4.根据权利要求3所述的栅极驱动电路，其特征在于，所述逻辑电路包括: 第一逻辑电路，用于接收第一时钟信号和第四时钟信号，并输出第一逻辑脉冲信号，所述第一逻辑脉冲信号用于驱动所述第一侧N级移位寄存器单元的奇数行移位寄存器单元； 第二逻辑电路，用于接收第一时钟信号和第二时钟信号，并输出第二逻辑脉冲信号，所述第二逻辑脉冲信号用于驱动所述第二侧N级移位寄存器单元的奇数行移位寄存器单元； 第三逻辑电路，用于接收第二时钟信号和第三时钟信号，并输出第三逻辑脉冲信号，所述第三逻辑脉冲信号用于驱动所述第一侧N级移位寄存器单元的偶数行移位寄存器单元； 第四逻辑电路，用于接收第三时钟信号和第四时钟信号，并输出第四逻辑脉冲信号，所述第四逻辑脉冲信号用于驱动所述第二侧N级移位寄存器单元的偶数行移位寄存器单元； 第五逻辑电路，用于接收第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号，并输出第五逻辑脉冲信号，所述第五逻辑脉冲信号用于驱动所述多个使能电路。
5.根据权利要求4所述的栅极驱动电路，其特征在于，所述第一逻辑脉冲信号经过第一反相器输出第一反相逻辑脉冲信号，所述第一反相逻辑脉冲信号用于驱动与所述第一侧N级移位寄存器单元的偶数行移位寄存器单元相连的使能电路；所述第二逻辑脉冲信号经过第二反相器输出第二反相逻辑脉冲信号，所述第二反相逻辑脉冲信号用于驱动与所述第二侧N级移位寄存器单元的偶数行移位寄存器单元相连的使能电路；所述第三逻辑脉冲信号经过第三反相器输出第三反相逻辑脉冲信号，所述第三反相逻辑脉冲信号用于驱动与所述第一侧N级移位寄存器单元的奇数行移位寄存器单元相连的使能电路；所述第四逻辑脉冲信号经过第四反相器输出第四反相逻辑脉冲信号，所述第四反相逻辑脉冲信号用于驱动与所述第二侧N级移位寄存器单元的奇数行移位寄存器单元相连的使能电路。
6.根据权利要求5所述的栅极驱动电路，其特征在于，所述使能电路包括第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管、第四薄膜晶体管、第五薄膜晶体管、第六薄膜晶体管、第五反相器和第六反相器； 其中，所述第一薄膜晶体管的源极通过所述第五反相器与所述移位寄存器单元的输出端相连，漏极与所述第三薄膜晶体管、所述第二薄膜晶体管、所述第五薄膜晶体管的源极相连； 所述第二薄膜晶体管的源极接收高电平信号，漏极与所述第一薄膜晶体管的漏极相连； 当所述使能电路与所述第一侧N级移位寄存器单元奇数行移位寄存器单元相连时，所述第一薄膜晶体管和所述第二薄膜晶体管的栅极接收所述第一反相逻辑脉冲信号，当所述使能电路与所述第二侧N级移位寄存器单元的奇数行移位寄存器单元相连时，所述第一薄膜晶体管和所述第二薄膜晶体管的栅极接收所述第二反相逻辑脉冲信号，当所述使能电路与所述第一侧N级移位寄存器单元的偶数行移位寄存器单元相连时，所述第一薄膜晶体管和所述第二薄膜晶体管的栅极接收所述第三反相逻辑脉冲信号，当所述使能电路与所述第二侧N级移位寄存器单元的偶数行移位寄存器单元相连时，所述第一薄膜晶体管和所述第二薄膜晶体管的栅极接收所述第四反相逻辑脉冲信号； 所述第三薄膜晶体管的源极与所述第一薄膜晶体管的漏极相连，漏极与所述使能电路中的两条输出线中的一条相连，栅极接收所述第五逻辑脉冲信号； 所述第四薄膜晶体管的源极接收高电平信号，漏极与所述使能电路中的两条输出线中的一条相连，栅极通过所述第六反相器接收所述第五逻辑脉冲信号； 所述第五薄膜晶体管的源极与所述第一薄膜晶体管的漏极相连，漏极与所述使能电路中的两条输出线中的另一条 相连，栅极接收所述第五逻辑脉冲信号； 所述第六薄膜晶体管的源极接收高电平信号，漏极与所述使能电路中的两条输出线中的另一条相连，栅极接收所述第五逻辑脉冲信号。
7.根据权利要求3-6中任一项所述的栅极驱动电路，其特征在于，第I级和第2级移位寄存器单元的输入端接收起始移位信号，从第I级移位寄存器单元至第2*N-2级任一级所述移位寄存器单元的输出端连接下一级移位寄存器单元的输入端，所述N为大于I的整数。
8.—种显不器,包括: 显示区域，包括用于显示图像的多个像素； 栅极驱动电路，用于将扫描信号送至所述显示区域； 数据驱动电路，用于将数据信号送至所述显示区域； 其中，所述栅极驱动电路为如权利要求1-7中任一项所述的栅极驱动电路。
【文档编号】G09G3/36GK103928002SQ201310754900
【公开日】2014年7月16日 申请日期:2013年12月31日 优先权日:2013年12月31日
【发明者】黄强灿 申请人:厦门天马微电子有限公司, 天马微电子股份有限公司