一种移位寄存器及其驱动方法、栅极驱动电路、显示装置的制造方法
【技术领域】
[0001]本发明涉及显示技术领域，尤其涉及一种移位寄存器及其驱动方法、栅极驱动电路、显示装置。
【背景技术】
[0002]为了实现显示装置的正常显示，显示装置需要包括栅极驱动电路。具体地，栅极驱动电路包括多个相互级联的移位寄存器。
[0003]具体地，移位寄存器的结构如图1所示，该移位寄存器包括输入模块、输出模块和输出控制模块，其中，输入模块包括Ml，输出模块包括M2和M3，输出控制模块包括M4、M5、CI和C2，其中，M1-M5均为低电平开启的PMOSFET。其工作过程的时序图如图2所示，在tl阶段，起始信号输入端STV输入的起始信号和第一时钟信号输入端CKl输入的第一时钟信号为低电平信号，第二时钟信号输入端CK2输入的第二时钟信号为高电平信号，此时，M1、M2、M3、M4和M5均开启，信号输出端Output无信号输出；在t2阶段，起始信号输入端STV输入的起始信号和第一时钟信号输入端CKl输入的第一时钟信号为高电平信号，第二时钟信号输入端CK2输入的第二时钟信号为低电平信号，M1、M4和M5关闭，由于C2和Cl的作用，M2和M3开启，信号输出端Output输出输出信号。
[0004]发明人发现，在第二时钟信号输入端CK2输入的第二时钟信号变化时，M2的栅极上的信号会受到M2的栅极和漏极之间形成的耦合电容的影响，进而影响输出端Output输出的输出信号，导致输出信号变差，影响移位寄存器的输出效果。
【发明内容】
[0005]本发明所要解决的技术问题在于提供一种移位寄存器及其驱动方法、栅极驱动电路、显示装置，能够降低输出模块关联的时钟信号的变化对输出信号的影响，改善移位寄存器的输出效果。
[0006]为解决上述技术问题，本发明实施例提供了一种移位寄存器，采用如下技术方案:
[0007]—种移位寄存器包括:输入模块、输出模块和输出控制模块；
[0008]所述输入模块控制起始信号输入端和第一节点之间的信号传输；
[0009]所述输出模块控制信号输出端的信号输出，所述输出模块包括第一输出单元和第二输出单元，其中，所述第一输出单元连接第一节点，所述第一节点控制所述第一输出单元，所述第一输出单元控制第二时钟信号输入端和所述信号输出端之间的信号传输，所述第二输出单元连接第二节点，所述第二节点控制所述第二输出单元，所述第二输出单元控制高电平信号输入端和所述信号输出端之间的信号传输；
[0010]所述输出控制模块包括第一控制单元和第二控制单元，其中，所述第一控制单元控制所述第一节点的电平，所述第二控制单元控制所述第二节点的电平。
[0011]所述输入模块包括第一薄膜晶体管，所述第一薄膜晶体管为P型薄膜晶体管或者η型薄膜晶体管，所述第一薄膜晶体管的栅极连接第一时钟信号输入端，源极连接所述起始信号输入端，漏极连接所述第一节点。
[0012]所述第一输出单元包括第二薄膜晶体管，所述第二薄膜晶体管为P型薄膜晶体管或者η型薄膜晶体管，所述第二薄膜晶体管的栅极连接所述第一节点，源极连接所述信号输出端，漏极连接所述第二时钟信号输入端。
[0013]所述第二输出单元包括第三薄膜晶体管，所述第三薄膜晶体管为P型薄膜晶体管，所述第三薄膜晶体管的栅极连接所述第二节点，源极连接所述高电平信号输入端，漏极连接所述信号输出端。
[0014]所述第一控制单元包括第四薄膜晶体管、第五薄膜晶体管、第六薄膜晶体管、第七薄膜晶体管、第八薄膜晶体管、第一电容和第二电容；所述第四至第八薄膜晶体管均为P型薄膜晶体管；
[0015]其中，所述第四薄膜晶体管的栅极连接所述第一节点，源极连接第三节点，漏极连接所述高电平信号输入端；
[0016]所述第五薄膜晶体管的栅极连接第三时钟信号输入端，源极连接所述第三节点，漏极连接低电平信号输入端；
[0017]所述第六薄膜晶体管的栅极连接所述第三节点，源极连接所述第七薄膜晶体管的漏极，漏极连接所述高电平信号输入端；
[0018]所述第七薄膜晶体管的栅极连接所述第二时钟信号输入端，源极连接所述第一节点，漏极连接所述第六薄膜晶体管的源极；
[0019]所述第八薄膜晶体管的栅极连接所述第三时钟信号输入端，源极连接所述高电平信号输入端，漏极连接所述第一节点；
[0020]所述第一电容的一端连接所述信号输出端，另一端连接所述第一节点；
[0021]所述第二电容的一端连接所述第三节点，另一端连接所述高电平信号输入端。
[0022]所述第二控制单元包括第九薄膜晶体管、第十薄膜晶体管和第三电容；所述第九、第十薄膜晶体管均为P型薄膜晶体管；
[0023]其中，所述第九薄膜晶体管的栅极连接所述第一节点，源极连接所述起始信号输入端，漏极连接所述第二节点；
[0024]所述第十薄膜晶体管的栅极连接第三时钟信号输入端，源极连接所述第二节点，漏极连接低电平信号输入端；
[0025]所述第三电容的一端连接所述第二节点，另一端连接所述高电平信号输入端。
[0026]所述第二输出单元包括第三薄膜晶体管，所述第三薄膜晶体管为η型薄膜晶体管，所述第三薄膜晶体管的栅极连接所述第二节点，源极连接所述低电平信号输入端，漏极连接所述信号输出端。
[0027]所述第一控制单元包括第四薄膜晶体管、第五薄膜晶体管、第六薄膜晶体管、第七薄膜晶体管、第八薄膜晶体管、第一电容和第二电容；所述第四至第八薄膜晶体管均为η型薄膜晶体管；
[0028]其中，所述第四薄膜晶体管的栅极连接所述第一节点，源极连接第三节点，漏极连接低电平信号输入端；
[0029]所述第五薄膜晶体管的栅极连接第三时钟信号输入端，源极连接所述第三节点，漏极连接所述高电平信号输入端；
[0030]所述第六薄膜晶体管的栅极连接所述第三节点，源极连接所述第七薄膜晶体管的漏极，漏极连接所述低电平信号输入端；
[0031]所述第七薄膜晶体管的栅极连接所述第二时钟信号输入端，源极连接所述第一节点，漏极连接所述第六薄膜晶体管的源极；
[0032]所述第八薄膜晶体管的栅极连接所述第三时钟信号输入端，源极连接所述低电平信号输入端，漏极连接所述第一节点；
[0033]所述第一电容的一端连接所述信号输出端，另一端连接所述第一节点；
[0034]所述第二电容的一端连接所述第三节点，另一端连接所述低电平信号输入端。
[0035]所述第二控制单元包括第九薄膜晶体管、第十薄膜晶体管和第三电容；所述第九、第十薄膜晶体管均为n型薄膜晶体管；
[0036]其中，所述第九薄膜晶体管的栅极连接所述第一节点，源极连接所述起始信号输入端，漏极连接所述第二节点；
[0037]所述第十薄膜晶体管的栅极连接第三时钟信号输入端，源极连接所述第二节点，漏极连接所述高电平信号输入端；
[0038]所述第三电容的一端连接所述第二节点，另一端连接低电平信号输入端。
[0039]本发明实施例提供了一种移位寄存器，该移位寄存器包括:输入模块、输出模块和输出控制模块；输入模块控制起始信号输入端和第一节点之间的信号传输；输出模块控制信号输出端的信号输出，输出模块包括第一输出单元和第二输出单元，其中，第一输出单元连接第一节点，第一节点控制第二时钟信号输入端和信号输出端之间的信号传输，第二输出单元连接第二节点，第二节点控制高电平信号输入端和信号输出端之间的信号传输；输出控制模块包括第一控制单元和第二控制单元，其中，第一控制单元控制第一节点的电平，第二控制单元控制第二节点的电平，从而能够稳定第一节点和第二节点的电平，降低输出模块关联的时钟信号的变化对输出信号的影响，改善移位寄存器的输出效果。
[0040]此外，本发明实施例还提供了一种栅极驱动电路，该栅极驱动电路包括多个相互级联的以上任一项所述的移位寄存器。
[0041]本发明实施例还提供了一种显示装置，该显示装置包括以上所述的栅极驱动电路。
[0042]为了进一步解决上述技术问题，本发明实施例还提供了一种移位寄存器的驱动方法，采用如下技术方案:
[0043]一种移位寄存器的驱动方法包括:
[0044]通过输入模块控制起始信号输入端和第一节点之间的信号传输；
[0045]通过输出模块控制信号输出端的信号输出；
[0046]通过输出控制模块控制输出模块，所述输出控制模块包括第一控制单元和第二控制单元，所述输出模块包括第一输出单元和第二输出单元，其中，通过所述第一控制单元控制所述第一节点的电平，所述第一节点控制所述第一输出单元，通过所述第二控制单元控制所述第二节点的电平，所述第二节点控制所述第二输出单元。
[0047]第一阶段
[0048]第二时钟信号输入端输入的第二时钟信号和第三时钟信号输入端输入的第三时钟信号为高电平，起始信号输入端输入的起始信号和第一时钟信号输入端输入的第一时钟信号为低电平；
[0049]第一薄膜晶体管开启，所述起始信号传输至所述第一节点，第八薄膜晶体管关闭，所述第一节点处于低电平，第二薄膜晶体管开启，所述第二时钟信号传输至所述信号输出端，并对第一电容充电，第四薄膜晶体管开启，高电平信号输入端输入的高电平信号传输至第三节点，所述第三节点处于高电平，第六薄膜晶体管关闭，并对第二电容充电，第五薄膜晶体管关闭，第七薄膜晶体管关闭；
[0050]第九薄膜晶体管开启，第十薄膜晶体管关闭，所述起始信号传输至所述第二节点，所述第二节点处于低电平，第三薄膜晶体管开启，所述高电平信号输入端的高电平信号传输至所述信号输出端，并对第三电容充电；
[0051]第二阶段
[0052]所述起始信号输入端输入的起始信号、所述第一时钟信号输入端输入的第一时钟信号和所述第三时钟信号输入端输入的第三时钟信号为高电平，所述第二时钟信号输入端输入的第二时钟信号为低电平；
[0053]所述第一薄膜晶体管关闭，所述第八薄膜晶体管关闭，所述第二薄膜晶体管的栅极和漏极之间的耦合电容使所述第一节点的电平继续降低，且所述第一电容放电使所述第二薄膜晶体管开启，所述第二时钟信号传输至所述信号输出端，所述第四薄膜晶体管开启，所述高电平信号传输至所述第三节点，所述第三节点处于高电平，所述第二电容放电使所述第六薄膜晶体管关闭，所述第五薄膜晶体管关闭，所述第七薄膜晶体管开启；
[0054]所述第九薄膜晶体管开启，所述起始信号传输至所述第二节点，所述第十薄膜晶体管关闭，所述第三电容放电使所述第三薄膜晶体管开启，所述高电平信号传输至所述信号输出端；
[0055]第三阶段
[0056]所述起始信号输入端输入的起始信号、所述第一时钟信号输入端输入的第一时钟信号和所述第二时钟信号输入端输入的第二时钟信号为高电平，所述第三时钟信号输入端输入的第三时钟信号为低电平；
[0057]所述第