一种移位寄存单元及其驱动方法、栅极驱动电路的制作方法
【技术领域】
[0001]本发明属于显示领域，特别涉及一种移位寄存单元及其驱动方法，包含该以为寄存单元的栅极驱动电路。
【背景技术】
[0002]在现有技术中，移位寄存单元通常采用CMOS工艺来实现寄存功能，这样设计所带来的问题是:需要更多数目的晶体管，从而使得版图空间增大，不利于做窄边框。众所周知，目前市场对显示装置的需求是边框越来越窄，制造成本越来越低。尤其是对于有机发光二极管显示装置而言，需要利用晶体管(N型晶体管或者P型晶体管)进行驱动，尤其是在版图设计过程中，通常采用单一种类的晶体管以节省制造成本。因此，能够保证驱动能力、缩小边框的同时还能兼备驱动能力的移位寄存单元是人们所渴望开发得到的。
【发明内容】
[0003]鉴于现有技术存在的问题，本发明提供了如下技术方案，具体包括:
[0004]提供一种移位寄存单元，其特征在于，包括:第一时钟信号端、第二时钟信号端、第二电平信号端、第一电平信号端、第一信号端、第二信号端、第三信号端、第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第Λ晶体管、第一电容和第二电容，其中，
[0005]所述第一晶体管的栅极电连接所述第一信号端，所述第一晶体管的第一极电连接第一电平信号端，所述第一晶体管的第二极电连接所述第三晶体管的栅极，二者的交点为第一节点；
[0006]所述第二晶体管的栅极电连接第三信号端，所述第二晶体管的第一极电连接所述第一节点，所述第二晶体管的第二极电连接所述第二电平信号端；
[0007]所述第三晶体管的第一极电连接所述第一电平信号端，所述第三晶体管的第二极电连接第二信号端；
[0008]所述第四晶体管的栅极电连接所述第五晶体管的第一极，二者的交点为第二节点，所述第四晶体管的第一极电连接所述第二信号端，所述第四晶体管的第二极电连接所述第一时钟信号端；
[0009]所述第五晶体管的栅极电连接所述第二时钟信号端，所述第五晶体管的第二端电连接所述第一信号端；
[0010]所述第六晶体管的栅极电连接所述第二时钟信号端，所述第六晶体管的第一极电连接所述第七晶体管的第二极，二者的交点为第三节点，所述第六晶体管的第二极电连接其自身的栅极；
[0011]所述第七晶体管的栅极电连接所述第一时钟信号端，所述第七晶体管的第一极电连接所述第一电平信号端；
[0012]所述第八晶体管的栅极电连接所述第三节点，所述第八晶体管的第一极电连接所述第一电平信号端，所述第八晶体管的第二极电连接所述第二信号端；
[0013]所述第一电容的第一极电连接所述第一节点，所述第一电容的第二极电连接所述第三晶体管的第一极；
[0014]所述第二电容的第一极电连接所述第二节点，所述第二电容的第二极电连接所述第四晶体管的第一极。
[0015]本发明实施例还提供了一种移位寄存单元的驱动方法，其特征在于，包括:
[0016]在第一时间段，所述第一信号端输出低电平信号，所述第一时钟信号端输出高电平信号，所述第二时钟信号端输出低电平信号，所述第一晶体管、所述第四晶体管开启、所述第五晶体管、所述第六晶体管开启和所述第八晶体管开启，所述第二信号端输出高电平信号;
[0017]在第二时间段，所述第一信号端输出高电平信号，所述第一时钟信号端输出低电平信号，所述第二时钟信号端输出高电平信号，所述第四晶体管和所述第七晶体管开启，所述第二信号端输出低电平信号；
[0018]在第三时间段，所述第一时钟信号端输出高电平信号，所述第二时钟信号端输出低电平信号，所述第二晶体管、所述第三晶体管、所述第五晶体管、所述第六晶体管和所述第八晶体管开启，所述第二信号端输出高电平信号。
[0019]本发明实施例还提供了一种栅极驱动电路，包括第一时钟信号发生器、第二时钟信号发生器以及η级逐级串联的如权利要求1所述的移位寄存单元，其中，η为正整数，其中，
[0020]每一所述移位寄存单元的第一时钟信号端和第二时钟信号端分别电连接所述第一时钟信号发生器和所述第二时钟信号发生器，所述第一时钟信号发生器和所述第二时钟信号发生器输出的时钟信号反相；
[0021]第m级移位寄存单元的第一信号端电连接第m-Ι级移位寄存单元的第二信号端，第m级移位寄存单元的第二信号端电连接第m-Ι级移位寄存单元的第三信号端其中，m为大于等于2且小于等于η-1的正整数。
[0022]通过采用本发明提供的一种移位寄存单元，由于整个结构采用单一的晶体管构成，并且晶体管数量相对较少，在保证稳定输出移位信号的同时，实现了窄边框化。
【附图说明】
[0023]为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0024]图1是本发明实施例提供的一种移位寄存单元的结构图；
[0025]图2是本发明实施例提供的一种驱动图1所示寄存单元的驱动方法时序图；
[0026]图3是本发明实施例提供的一种栅极驱动电路的结构图。
【具体实施方式】
[0027]下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0028]如图1所示，是本发明实施例提供的一种移位寄存单元100的结构图。其中包括:第一时钟信号端CK、第二时钟信号端XCK、第一电平信号端VGH、第二电平信号端VGL、第一信号端OUTl、第二信号端0UT2、第三信号端0UT3、第一晶体管Tl、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管、第一电容Cl和第二电容C2。
[0029]其中，第一晶体管Tl的栅极电连接第一信号端OUTl，第一晶体管TI的第一极电连接第一电平信号端VGH，第一晶体管Tl的第二极电连接第三晶体管T3的栅极，二者的交点为第一节点NI ;第二晶体管T2的栅极电连接第三信号端0UT3，第二晶体管T2的第一极电连接第一节点NI，第二晶体管T2的第二极电连接第二电平信号端VGL ;第三晶体管T3的第一极电连接第一电平信号端VGH，第三晶体管T3的第二极电连接第二信号端0UT2 ;第四晶体管T4的栅极电连接第五晶体管T5的第一极，二者的交点为第二节点N2，第四晶体管T4的第一极电连接第二信号端0UT2，第四晶体管T4的第二极电连接第一时钟信号端CK ;第五晶体管T5的栅极电连接第二时钟信号端XCK，第五晶体管T5的第二极电连接第一信号端OUTl ;第六晶体管T6的栅极电连接第二时钟信号端XCK，第六晶体管T6的第一极电连接第七晶体管T7的第二极，二者的交点为第三节点N3，第六晶体管T6的第二极电连接其自身的栅极；第七晶体管T7的栅极电连接第一时钟信号端