体管分别通过所述第二时钟信号CK2以及所述第三时钟信号CK3以产生第N级栅极信号G(N)以及第N+1级栅极信号G(N+1)。
[0017]在图1A中，输入模块100包括第一晶体管Tl、第二晶体管T2以及第三晶体管T3。第一晶体管Tl包括第一源极、第一栅级以及第一漏极;第二晶体管T2包括第二源极、第二栅级以及第二漏极；以及第三晶体管T3包括第三源极、第三栅级以及第三漏极。其中，所述第一源极耦接所述第三源极以接收所述本级级传信号Q(N)，所述第一漏极、所述第二源极以及所述第三漏极耦接在一起以接收所述本级中继信号TP(N)，所述第一栅级耦接所述第二栅级以接收所述前级级传信号Q(N-1)，所述第三栅级接收所述前级反相级传信号XQ(N-1)，所述第二漏极接收所述低电压信号VGL。
[0018]如图1A所示，复位模块102包括第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8以及第九晶体管T9。第四晶体管T4包括第四源极、第四栅级以及第四漏极；第五晶体管T5包括第五源极、第五栅级以及第五漏极；第六晶体管T6包括第六源极、第六栅级以及第六漏极;第七晶体管T7包括第七源极、第七栅级以及第七漏极;第八晶体管T8包括第八源极、第八栅级以及第八漏极；以及第九晶体管T9，包括第九源极、第九栅级以及第九漏极。其中，所述第四栅级耦接所述第五栅级以接收所述复位信号，所述第六栅级以所述第八栅级接收所述本级级传信号Q(N)，所述第七栅级以所述第九栅级接收所述本级中继信号TP(N)，所述第五源极接收所述高电压信号，所述第四漏极耦接所述第六漏极以接收所述低电压信号，所述第四源极、所述第七源极、所述第八漏极以及所述第九漏极耦接在一起以输出所述控制信号，所述第五漏极、所述第八源极以及所述第九源极耦接在一起。
[0019]在图1A中，锁存模块104包括第一反相器108a、第十晶体管T10、第^^一晶体管Tll以及第十二晶体管T12。第一反相器108a包括第一输入端以及第一输出端，用以接收所述控制信号以形成反相控制信号。第十晶体管TlO包括第十源极、第十栅级以及第十漏极;第十一晶体管Tll包括第十一源极、第十一栅级以及第十一漏极；以及第十二晶体管T12包括第十二源极、第十二栅级以及第十二漏极;其中，所述第一输入端In耦接所述第十栅级以及第十二栅级以接收所述控制信号SC，所述第一输出端用以输出所述反相控制信号至所述第十一栅极，所述第十二晶体管T12接收所述第一时钟信号CKl，所述第十漏极、所述第十一漏极以及所述第十二漏极耦接在一起以产生本级反相级传信号XQ(N)，所述第十二源极接收所述高电压信号VGH。
[0020]如图1A以及图1B所示，阵列基板上栅极驱动电路中任意三级依序连接的栅极驱动单元分别定义为前级栅极驱动单元(未图标)、本级栅极驱动单元(如图1A所示)以及后级栅极驱动单元(如图1B所示)，此处绘示出本级栅极驱动单元以及后级栅极驱动单元，所述前级栅极驱动单元形成所述前级级传信号Q(N-1)以及前级反相级传信号XQ(N-1)并且输入至本级栅极驱动单元(如图1A所示)，所述后级栅极驱动单元的锁存模块还包括一第二反相器108b，耦接所述第十源极与所述第十一源极，所述第二反相器108b用以接收所述第一时钟信号CKl，以产生反相第一时钟信号并且输出至所述第十源极以及所述第十一源极。应注意的是，本级栅极驱动单元(如图1A所示)以及后级栅极驱动单元(如图1B所示)的差异在第二反相器108b，其余组件皆相同。
[0021]如图1A所示，所述信号处理模块包括第三反相器108c、第十三晶体管T13、第十四晶体管T14、第十五晶体管T15、第十六晶体管T16、第十七晶体管T17、第十八晶体管T18、第一组反相单元IlOa以及第二组反相单元110b。第三反相器108c包括第三输入端以及第三输出端，所述第三输入端用以接收所述本级反相级传信号XQ(N)以产生所述本级级传信号Q(N);第十三晶体管T13包括第十三源极、第十三栅级以及第十三漏极;第十四晶体管T14包括第十四源极、第十四栅级以及第十四漏极;第十五晶体管T15包括第十五源极、第十五栅级以及第十五漏极;第十六晶体管T16包括第十六源极、第十六栅级以及第十六漏极;第十七晶体管T17包括第十七源极、第十七栅级以及第十七漏极;第十八晶体管T18包括第十八源极、第十八栅级以及第十八漏极;第一组反相单元IlOa包括若干依序串接的第四反相器108d，耦接所述第十三晶体管、第十五晶体管以及第十七晶体管；以及第二组反相单元IlOb包括若干依序串接的第五反相器108e，耦接所述第十四晶体管、第十六晶体管以及第十八晶体管。
[0022]其中，所述第三输入端耦接所述第十五栅级、所述第十六栅级、所述第十七栅级以及所述第十八栅级，所述第三输出端输出所述本级级传信号Q(N)至所述第十三栅级以及所述第十四栅级，所述第十三源极耦接所述第十五源极以接收所述第二时钟信号CK2以产生第N级栅极信号G(N)，所述第十四源极耦接所述第十六源极以接收所述第三时钟信号CK3以产生第N+1级栅极信号G(N+1)。其中，所述第十三漏极、所述第十五漏极、所述第十七源极以及所述第一组反相单元IlOa的输入端耦接在一起，使所述第一组反相单元IlOa输出所述第N级栅极信号G(N)，所述第十四漏极、所述第十六漏极、所述第十八源极以及所述第二组反相单元IlOb的输入端耦接在一起，使所述第二组反相单元IlOb输出所述第N+1级栅极信号G(N+1)，所述第十七漏极以及所述第十八漏极接收所述低电压信号VGL。
[0023]继续参考图1A-1B并且参考图2，图2为根据本发明实施例中阵列基板上栅极驱动电路相对应的波形信号时序图。如图2所示，以N等于I为例，在时间区段tl，当前级级传信号Q(0)(例如是启动信号(STV))产生时，本级栅极驱动单元的中继信号TP(I)(等同Q(I)波形)变成低电平L，控制信号SC为高电平(未图示)，锁存模块104的晶体管T1、T11打开，本级反相级传信号XQ( I)为高电平H。此处，STV例如是一帧画面的启始信号例如是一帧画面的启始信号。
[0024]当时间区段tl的前级级传信号Q(O)作用完毕之后进入时间区段t2，第一时钟信号CKl变成低电平，本级反相级传信号XQ(I)变成低电平，本级级传信号Q(I)变成高电平，此时本级栅极驱动单元的信号处理模块106的晶体管T13?T16打开，第二时钟信号CK2和第三时钟信号CK3的作用产生第一级栅极信号G(I)以及第二级栅极信号G(2)两级栅极驱动信号。
[0025]当所述时间区段t2的本级级传信号Q(I)的高电平脉冲产生时，后级栅极驱动单元(如图1B所示)的中继信号TP(2)(等同Q(2)波形)变成低电平，控制信号SC为高电平(未图示)，后级栅极驱动单元的锁存模块104的晶体管T10、T11打开，第一时钟信号CKl经过第二反相器108b输出本级反相级传信号XQ( I)，此时XQ( I)为低电平。
[0026]当所述时间区段t2的本级级传信号Q(I)作用完毕之后进入时间区段t3，第一时钟信号CKl变成高电平，后级反相级传信号XQ(2)变成低电平，后级级传信号Q(2)变成高电平，此时后级栅极驱动单元的锁存模块104的晶体管T13?T16打开，第二时钟信号CK2和第三时钟信号CK3的作用产生第三级栅极信号G(3)以及第四级栅极信号G(4)两级栅极驱动信号。
[0027]参考图3A-3B，其为根据本发明第二实施例中阵列基板上栅极驱动电路的示意图，其分别类似图1A-1B的第一实施例中阵列基板上栅极驱动电路，其差异在于信号处理模块106a，所述信号处理模块106a包括第三反相器108c、第一逻辑单元112a以及第二逻辑单元112b，第三反相器108c分别耦接第一逻辑单元112a以及第二逻辑单元112b。第三反相器108c包括第三输入端以及第三输出端，所述第三输入端用以接收所述本级反相级传信号XQ(N)以产生所述本级级传信号Q(N);第一逻辑单元112a包括