集成电路的制作方法

本发明实施例涉及集成电路。

背景技术：

布线电路设计涉及确定电性连接至电路元件的金属导线的布线，以产生实行所期望功能的经布线电路。应用布线规则来规定电路布局的约束条件。然而，对于需要满足对电路设计的其他部分来说所不存在的特殊要求的某些电路，则应用非默认布线规则(non-defaultroutingrule，ndr)。

技术实现要素：

本发明实施例提供一种集成电路，其包括单元以及第一多个导电区段。所述导电区段中的每一者具有第一预定宽度，且所述第一多个导电区段包括第一导电区段以及第二导电区段。其中，所述第一导电区段及所述第二导电区段耦合至所述单元以传输信号，且所述第一导电区段与所述第二导电区段之间的距离大于所述第一预定宽度。

附图说明

结合附图阅读以下详细说明，会最好地理解本发明实施例的各个方面。应注意，根据本产业中的标准惯例，各种特征结构并非按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征结构的尺寸。

图1是依据一些本发明实施例的设计系统的示意图。

图2是依据一些本发明实施例的集成电路的示意图。

图3是依据一些本发明实施例的布局方法的流程图。

附图标号说明

100：设计系统；

110：处理器；

120：存储器；

130：输入/输出(i/o)接口；

200：集成电路；

210：单元；

212：端子；

220：布线格网；

300：布局方法；

p：中心对中心节距；

s：最小间隔/间隔/最小线间隔/间隔宽度；

s310、s320、s330、s340、s350、s360、s370、s372、s374、s376：操作；

sig1：信号；

t11～t17：布线轨道；

t21～t25：布线轨道；

v1～v6：通孔；

w1：预定宽度/线宽度/导线宽度/默认线宽度；

w2：预定宽度/线宽度/导线宽度/默认线宽度；

w11、w12、w13、w14、w21、w22：导电区段。

具体实施方式

以下公开内容提供用于实作所提供主题的不同特征结构的许多不同的实施例或实例。以下阐述组件及排列的具体实例以简化本公开内容。当然，这些仅为实例且不旨在进行限制。例如，以下说明中将第一特征结构形成在第二特征结构“之上”或第二特征结构“上”可包括其中第一特征结构及第二特征结构被形成为直接接触的实施例，且也可包括其中第一特征结构与第二特征结构之间可形成有附加特征结构、进而使得所述第一特征结构与所述第二特征结构可能不直接接触的实施例。另外，本公开内容可能在各种实例中重复参考编号及/或字母。这种重复是出于简洁及清晰的目的，而不是自身表示所论述的各种实施例及/或配置之间的关系。

本公开内容中使用的用语一般具有其在所属领域中及在使用每一用语的具体上下文中的普通含义。在本公开内容中使用实例(包括本发明实施例中所论述的任一项的实例)仅为说明性的，且绝非限制本发明实施例或任何所例示项的范围及含义。相同地，本发明实施例并不仅限于本公开内容中所给定的各种实施例。

尽管本公开内容中可能使用用语“第一”、“第二”等来阐述各种元件，然而这些元件不应受这些用语限制。这些用语是用于区分各个元件。例如，在不背离所述实施例的范围的条件下，可称第一元件为第二元件，且相似地，可称第二元件为第一元件。本公开内容中所用用语“及/或”包括相关列出项其中一个或多个项的任意及全部组合。

在本公开内容中，用语“耦合”也可被称作“电性耦合”，且用语“连接”可被称作“电性连接”。“耦合”及“连接”也可用于表示两个或更多个元件彼此协作或交互作用。

图1是依据一些本发明实施例的设计系统100的示意图。

如图1说明性地示出，设计系统100包括处理器110、存储器120、及输入/输出(input/output，i/o)接口130。处理器110耦合至存储器120及i/o接口130。在各种实施例中，处理器110是中央处理器(centralprocessingunit，cpu)、应用专用集成电路(applicationspecificintegratedcircuit，asic)、多处理器(multi-processor)、分布式处理系统(distributedprocessingsystem)、或适合的处理单元。用于实作处理器110的各种电路或单元皆处于本发明实施例的预期范围内。

存储器120存储用于帮助设计集成电路的一个或多个程序码。为了说明，存储器120存储以一组指令来编码的程序码，所述指令用于实行布局过程或检查集成电路的布局图案。处理器110能够执行存储在存储器120中的程序码，且能够自动地实行导线布线操作。

在某些实施例中，存储器120是以一组可执行指令来编码(即，存储)的非暂时计算机可读存储媒体，用于实行布局过程或检查布局图案。为了说明，存储器120存储用于实行操作的可执行指令，所述操作包括例如图3中所示的操作s310至s376。在某些实施例中，所述计算机可读存储媒体是电子的、磁性的、光学的、电磁的、红外线的及/或半导体的系统(或者是装置或器件)。例如，计算机可读存储媒体包括半导体或固态存储器、磁带、可换式计算机磁盘(removablecomputerdiskette)、随机存取存储器(randomaccessmemory，ram)、只读存储器(read-onlymemory，rom)、刚性磁盘(rigidmagneticdisk)、及/或光盘。在利用光盘的一个或多个实施例中，计算机可读存储媒体包括只读光盘存储器(compactdisk-readonlymemory，cd-rom)、光盘读取/写入(compactdisk-read/write，cd-r/w)、数字影碟(digitalvideodisc，dvd)、闪速存储器(flashmemory)及/或现在已知的或随后开发的能够存储码或数据的其他媒体。本发明实施例中阐述的硬件模块或装置包括但不仅限于应用专用集成电路(asic)、现场可编程门阵列(field-programmablegatearray，fpga)、专用或共享处理器、及/或现在已知的或随后开发的其他硬件模块或装置。

i/o接口130从例如由电路设计者及/或布局设计者操作的各种控制器件接收输入或命令。因此，设计系统100能够通过由i/o接口130所接收到的输入或命令而被操控。在某些实施例中，i/o接口130包括显示器，所述显示器用以显示执行所述程序码的状态。在某些实施例中，i/o接口130包括图形用户界面(graphicaluserinterface，gui)。在某些实施例中，i/o接口130包括用于向处理器110传达信息及命令的键盘、小键盘(keypad)、鼠标、轨迹球(trackball)、轨迹板(track-pad)、触摸屏、光标方向键、或其组合。

图2是依据一些本发明实施例的集成电路200的示意图。在某些实施例中，处理器110根据例如从i/o接口130输入的电路档案及至少一个设计规则用以在集成电路200中实行导线布线操作。如图2说明性地示出，设置具有布线轨道t11至t17及布线轨道t21至t25的布线格网(routinggrid)220。布线轨道t11至t17彼此平行地定向，且在第一方向上取向(或延伸)，所述第一方向是例如集成电路200的垂直方向。布线轨道t21至t25彼此平行地定向，且在垂直于第一方向的第二方向上取向(或延伸)。例如，所述第二方向是集成电路200的水平方向。在某些实施例中，布线轨道t11至t17及布线轨道t21至t25分布在集成电路200的不同膜层中。布线轨道t11至t17排列在集成电路200的第一层中，且布线轨道t21至t25排列在集成电路200的第二层中。每一布线轨道t11至t17及每一布线轨道t21至t25表示集成电路200中的潜在布线路径(potentialroutingpath)，所述潜在布线路径可能被指派以用于传输信号的导电区段(conductivesegment)。在某些实施例中，在任何两个邻近的布线轨道t11至t17中存在预定距离。例如，布线轨道t16与邻近的布线轨道t17以中心对中心节距(center-to-centerpitch)p间隔开来。通过中心对中心节距p的排列，提供充足的空间来放置包括例如导线等的特征结构及紧邻所述特征结构的任何所要求的间隔。

如图2说明性地示出，集成电路200包括单元210、导电区段w11、w12、w13、w14、w21及w22。导电区段w11至w22根据所述默认布线规则设定(defaultroutingruleset)及所述电路档案来进行布线以将电路元件(图中未示出)彼此耦合或将所述电路元件与至少一个信号源(图中未示出)耦合。集成电路200内的连接(connection)得以有效地形成。

此外，如图2说明性地示出，最小间隔s(又称为间隔s、最小线间隔s或间隔宽度s)是邻近的经布线导电区段之间的距离。例如，邻近的经布线导电区段w11与w12之间的距离。最小间隔s是特定工艺技术节点的参数。预定宽度w1(又称为导线宽度w1、线宽度w1或默认线宽度w1)是集成电路200中的导电区段w11至w14的导线宽度。预定宽度w2(又称为导线宽度w2、线宽度w2或默认线宽度w2)是集成电路200中的导电区段w21至w22的导线宽度。在某些实施例中，线宽度w1与w2是相同的预定值。在某些其他实施例中，线宽度w1与w2是不同的预定值。换句话说，在某些实施例中，中心对中心节距p被定义为特征结构之间的最小间隔s与导线宽度w1(或w2)的和。

在某些实施例中，应用默认布线规则设定来规定集成电路200的布局的约束条件。线宽度w1及w2、最小间隔s、及中心对中心节距p是根据所述默认布线规则设定来进行配置。

在某些实施例中，集成电路200的导电区段w11至w22是在布线轨道t11至t17及布线轨道t21至t25上进行布线及排列。为了说明，导电区段w11以垂直排列方式排列在布线轨道t12上，导电区段w12以垂直排列方式排列在布线轨道t13上，导电区段w13以垂直排列方式排列在布线轨道t15上，且导电区段w14以垂直排列方式排列在布线轨道t17上。另一方面，导电区段w21以水平排列方式排列在布线轨道t22上，导电区段w22以水平排列方式排列在布线轨道t24上。

在某些实施例中，单元210包括端子212。单元210通过端子212以及导电区段w12至w13及w21至w22用以输出信号sig1。在某些其他实施例中，单元210的端子212通过导电区段w12至w13及w21至w22用以从其他电路元件(图中未示出)或信号源(图中未示出)接收信号sig1。换句话说，单元210能够通过端子212来与其他电路元件通信。

在某些实施例中，单元210是时钟信号分配网络(clocksignaldistributionnetwork)或电力分配网络(powerdistributionnetwork)。在某些情形中，所述时钟信号分配网络或所述电力分配网络具有对集成电路200的其他部分来说所不存在的特殊度量要求(metricrequirement)。

例如，所述电力分配网络经配置用以负载大电流，用于驱动整个集成电路200。随着导电电子在细的、长的电源导线内移动，所述导电电子会遇到金属粒子，从而产生使所述金属粒子的输运提升的动量转移(momentumtransfer)。这种输运被称为电迁移(electromigration，em)且会使得在电源导线中形成开路(open)。以往，地区电力网络(localpowernetwork)一直未将电迁移纳入考虑。然而，在新兴技术节点中，在电源导线的横截面尺寸减小的同时，电流一直保持大致恒定，从而使得电源导线中的电流密度增大。最大电流密度要求(jmax)可加以限制由器件拉出的驱动电流，用于保证最小化目前自动放置及布线数字电路中的电迁移所造成的平均故障时间(mean-time-to-failure，mttf)。此外，过早的电源导线电迁移通过整个地区电力网络导致压降(voltagedrop)增大，从而产生导致功能硬件故障的电路时序及信号集成问题。

相似地，所述时钟信号分配网络经配置用以提供及分配时钟信号至集成电路200中的一个或多个连续的电路元件。因此，所述时钟信号分配网络需要满足特殊的时钟延迟要求(clocklatencyrequirement)。

在某些实施例中，所述度量要求包括对布线网(routingnet)的延迟度量。所述延迟度量对应于包括所述布线网的最长延迟时钟路径的时钟延迟。在某些实施例中，所述度量要求包括对所述布线网的电迁移度量。所述电迁移度量对应于预期会在所述布线网中发生的电迁移的量。在某些实施例中，所述度量要求包括对所述布线网的串扰(crosstalk)度量。所述串扰度量对应于所述布线网从其他布线网接收到的串扰的量。

以上所述的延迟度量、电迁移度量、及串扰度量与所述布线网中的电流及所述布线网的电阻相关。对于具有这些度量要求的单元210来说，当使用具有默认线宽度w1及/或w2的一个导线来连接端子212时，单元210将不能满足所述度量要求。因此，由于所述布线网上的信号sig1的电流幅值受默认线宽度w1及w2限制，因此导致布局违例(layoutviolation)。

以上实例中的度量仅用于说明性目的，而并非旨在限制本发明实施例。对于所属领域中的普通技术人员而言，延迟、串扰、及电迁移的各种定义应为显而易见，且本公开内容中阐述的实施例的范围旨在涵盖所有这类定义。

在某些实施方式中，通过计算(computation)来定义某些布线规则，以选择适当的线宽度及导线间隔。例如，配置非默认线宽度或非默认间隔，所述非默认的线宽度是宽于默认规则下的线宽度w1及w2，所述非默认的间隔是宽于默认规则下的间隔s。在某些其他实施方式中，所述非默认线宽度与所述非默认间隔二者经配置以满足所述设计规则，所述设计规则包括例如所述电迁移(me)度量要求、所述时钟延迟度量要求、所述串扰度量要求等。在这些实施方式中，用于布线具有特定要求的单元的上述布线规则称作非默认布线规则设定或非默认规则(ndr)设定，以便将这些布线规则与所述默认布线规则设定加以区分。

在应用非默认布线规则设定的上述实施方式中，电路设计者必须提供所述非默认布线规则设定(包括所述非默认线宽度及所述非默认间隔)来对电路中的单元进行布线。在某些情形中，由于集成电路200的半导体集成密度及设计的复杂度增大，因此所述电路中的单元必须在这些实施方式中进行多次布线，以使得所述非默认布线规则设定能够反复地进行微调。另外，对于双重或多重图案化设计来说，应用所述非默认布线规则的所述布线是越来越难以进行。

在半导体制作工艺中，光刻胶图案的分辨率在约45纳米(nm)的半节距处开始模糊。为了继续使用为较大的技术节点而购买来的制作设备，而开发出双重曝光(doubleexposure)方法。在双重或多重图案化技术中，图案布局被分隔成两个或更多个掩模，且所述图案布局的某些特征结构被指派至一个掩模，而某些其他特征结构则被指派至另一掩模。这样一来，在维持良好的分辨率的同时，经组合后的所述图案中的最小线间隔s得以减小。例如，在双重图案化技术中，指派第一“颜色”或第二“颜色”至所述层上的每一图案。具有第一颜色的图案是通过第一掩模而形成，且具有第二颜色的图案是通过第二掩模而形成。接着，通过所述掩模将图案布局转移至晶片，使光刻工艺达到极限。由于布局中的非默认线宽度的着色工艺是待解决的问题，因此为了避免着色问题，使用较大的间隔而这会使得可布线性(routability)减小。换句话说，对布线网使用较宽的宽度及/或较宽的间隔会消耗较多的布线资源。

如图2说明性地示出，在某些实施例中，为了满足以上所述的单元210的度量要求，信号sig1經配置以通过集成电路200中的导电区段w21及w22来传输。导电区段w21及导电区段w22电性连接至端子212，其中导电区段w21排列在布线轨道t22上。另一方面，导电区段w22排列在布线轨道t24上。根据所述默认布线规则设定，导电区段w21及导电区段w22皆具有预定导线宽度w2。通过这种排列，导电区段w21及w22能够经受得住具有较大的电流幅值的信号sig1，而具有较大的信号sig1能够通过导电区段w21及w22进行传输。

与以上所述的实施方式相比，应用所述默认布线规则设定，集成电路200能够满足布局要求，而无需使用以非默认参数配置的线宽度、邻近的经布线导电区段之间的最小间隔或邻近的布线轨道之间的中心对中心节距。另外，由于应用默认布线规则设定，因此满足双重或多重图案化的实施例中的着色要求。

如图2说明性地示出，在某些实施例中，信号sig1通过导电区段w12及w13来进一步进行传输。与导电区段w21及w22类似，导电区段w12及w13具有预定导线宽度w1。在某些实施例中，集成电路200还包括耦合在导电区段w12、w13、w21、及w22中的两者之间的通孔v1、v2、v3、及v4。导电区段w21及w22通过通孔v1至v4电性耦合至导电区段w12及w13，以从端子212传输信号sig1或将信号sig1传输至端子212。由于在多个膜层上使用多个默认规则布线，因此指派“格网”式(grid)布线于集成电路200中。

在某些实施例中，布线轨道t13与布线轨道t15之间排列有至少一个布线轨道t14，且布线轨道t22与布线轨道t24之间排列有至少一个布线轨道t23。通过这种排列，能够在布线轨道t14上排列至少一个导电区段，用于集成电路200中传输其他信号。换句话说，在某些实施例中，邻近的两个导电区段w12与w13的距离大于预定导线宽度w1，且邻近的两个导电区段w21与w22的距离大于预定导线宽度w2。因此，信号sig1的信号布线被间隔开且通孔v1至v4能够落在经布线的所述轨道中。

如图1说明性地示出，配置通孔v1以将导电区段w12与导电区段w21耦合。通孔v2电性耦合至导电区段w12及导电区段w22。通孔v3电性耦合至导电区段w13及导电区段w21。通孔v4电性耦合至导电区段w13及导电区段w22。通过所述多个通孔v1至v4的排列，用以传输信号sig1的布线的电阻得以减小。因此，防止集成电路200违反电迁移(em)要求或时钟延迟要求。

在某些实施例中，集成电路200还包括通孔v5至v6。配置通孔v5以将导电区段w21与单元210的端子212耦合。配置通孔v6以将导电区段w22与单元210的端子212耦合。

在应用所述非默认布线规则设定的某些实施方式中，由于使用具有较大的线宽度的导电区段，因此要求用尺寸较大的通孔来连接在不同膜层中的导电区段。与以上所述的实施方式相比，另一方面，在图2中所示的某些实施例中，由于导电区段w12至w13及导电区段w21至w22根据所述默认布线规则设定而具有相同的预定导线宽度w2，因此通孔v1至v4具有相同的默认通孔尺寸。另外，由于在图2中所示的实施例中应用所述默认布线规则设定，因此导电区段w11至w22位于适合的轨道上且集成电路200的可布线性得以确保。为了说明，在某些实施例中，布线轨道t12及t17是集成电路200的另一个网的潜在布线路径，且分别指派导电区段w11及w14至布线轨道t12及t17上。

参照图3，图3是依据一些本发明实施例的布局方法300的流程图。以下通过图3中的布局方法300来阐述图2中的集成电路200的布局工艺。为了更好地理解本发明实施例，针对图2中所示的集成电路200来论述布局方法300，但布局方法300并不仅限于此。在某些实施例中，通过图1中的设计系统100中所载有的各种电路仿真工具(circuitsimulationtool)来阐述集成电路200。在某些实施例中，通过图1中的设计系统100中所载有的各种电路仿真工具及/或电子设计自动化(electronicdesignautomation，eda)工具来确定包括集成电路200的布局约束条件的预定说明(predetermineddescription)。

如图3说明性地示出，布局方法300包括操作s310、s320、s330、s340、s350、s360、s370、s372、s374、及s376。首先，在操作s310中，通过所述电子设计自动化工具来确定默认布线规则的导线宽度w1及w2以及间隔宽度s。在某些实施例中，导线宽度w1及w2以及间隔宽度s是基于集成电路200的设计规则中的约束条件及工艺技术节点来确定。

接下来，在操作s320中，所述电子设计自动化工具将单元210放置在集成电路200布局内。在某些实施例中，单元210是通过电子设计自动化工具的布线器(router)来放置，所述布线器从标准单元库中选择对应的单元。在某些实施例中，所述标准单元库用以存储标准单元的布局图案或预定说明。每一标准单元经配置以提供逻辑功能性。例如，在某些实施例中，所述标准单元包括与非门(nandgate)、或非门(norgate)、锁存器、反相器等。在某些实施例中，通过所述布线器，放置单元210以彼此贴靠方式来排列。

接下来，在操作s330中，所述电子设计自动化工具为端子212及单元210指派具有默认线宽度w1或w2的一个单配线连接布线(singlewiringconnectionroute)。

接下来，在操作s340中，所述电子设计自动化工具计算并判断当在端子212及单元210使用所述具有默认线宽度w1及w2的单配线连接布线时，所述配线连接布线是否违反所述度量要求中的一者。换句话说，由处理器110操作的电子设计自动化工具判断信号sig1中是否存在布线规则违例。

例如，信号sig1经确定为时钟信号，且判断信号sig1不满足时钟延迟要求。举例来说，信号sig1的电流高于与默认规则中定义的预定导线宽度w1及w2所对应的预定电流限制。作为另外一种选择，在其他实例中，判断信号sig1不满足延迟、串扰、及电迁移要求中的一者。当信号sig1中存在以上条件中的至少一者时，对应的计算结果经确定用以表示违反至少一个度量要求。

接下来，在操作s350中，如果所述计算结果表示不违反任何度量要求，则产生单布线命令信号，并将所述信号发送至电子设计自动化工具的布线器。

接下来，在操作s360中，因应于所述单布线命令信号，电子设计自动化工具的布线器根据默认布线规则设定来指派与单元210的端子212耦合的单配线连接布线。换句话说，当信号sig1中不存在以上所述的条件时，由处理器110操作的电子设计自动化工具将单布线指派至单元210的端子212，以将信号sig1传输至单元210的端子212或从单元210的端子212输出信号sig1。

另一方面，在操作s370中，如果所述计算结果表示违反至少一个度量要求，则产生多布线命令信号，并将所述信号发送至电子设计自动化工具的布线器。在某些实施例中，所述电子设计自动化工具进一步计算避免违反度量要求的所需要的配线连接布线的适当数目。在某些实施例中，所述电子设计自动化工具经配置以根据用户配置来产生单布线命令信号或多布线命令信号。

在操作s372至s376中，因应于所述多布线命令信号，所述电子设计自动化工具的布线器根据默认布线规则设定来指派布线导电区段。换句话说，当信号sig1中存在以上所述的条件时，由处理器110操作的电子设计自动化工具指派多个导电区段至单元210的端子212，以将信号sig1传输至单元210的端子212。在某些实施例中，所述单布线及每一个所述导电区段经配置以具有相同的导线宽度w1及w2。

首先，在操作s372中，当所述电子设计自动化工具接收到所述多布线命令信号时，所述电子设计自动化工具通过默认布线规则设定来指派所述第一层上的导电区段w21及导电区段w22。在某些实施例中，所述第一层中的至少一个布线轨道t23排列在导电区段w21与导电区段w22之间，且导电区段w21排列在布线轨道t22上，导电区段w22排列在布线轨道t24上。换句话说，邻近的两个导电区段w21与w22的距离大于导线宽度w2。

接下来，在操作s374中，当所述电子设计自动化工具接收到所述多布线命令信号时，所述电子设计自动化工具进一步通过默认布线规则设定来指派所述第二层上的导电区段w12及导电区段w13。在某些实施例中，所述第二层中的至少一个布线轨道t14排列在导电区段w12与导电区段w13之间，且导电区段w12排列在布线轨道t13上，导电区段w13排列在布线轨道t15上。换句话说，邻近的两个导电区段w12与w13的距离大于导线宽度w1。

在某些实施例中，在操作s376中，所述电子设计自动化工具指派通孔v1至v4来将导电区段w21及导电区段w22耦合至导电区段w12及导电区段w13，以根据默认布线规则设定来指派所述至少两个配线连接布线。为了说明，通孔v1被指派成配置在位于布线轨道t13与t22的相交处的节点处，以将导电区段w12与导电区段w21耦合。通孔v2被指派成配置在位于布线轨道t13与t24的相交处的节点处，以将导电区段w12与导电区段w22耦合。通孔v3被指派成配置在位于布线轨道t15与t22的相交处的节点处，以将导电区段w13与导电区段w21耦合。通孔v4被指派成配置在位于布线轨道t15与t24的相交处的节点处，以将导电区段w13与导电区段w22耦合。

在操作s372至s376中，当所述电子设计自动化工具接收到所述多布线命令信号时，所述电子设计自动化工具指派与单元210的端子212耦合的至少两个配线连接布线。在某些实施例中，所述电子设计自动化工具指派与端子212耦合的三个或多于三个配线连接布线，其中所述配线连接布线的数目是根据对应的多布线命令信号来确定。

在操作s372至s376期间，与端子212耦合的配线连接布线根据由所述电子设计自动化工具确定的默认布线规则来进行布线。换句话说，所述配线连接布线以预定线宽度w1及w2以及最小间隔s位于适合的轨道上。

布局方法300通过避开非默认布线规则来产生紧密的布线区域，所述非默认布线规则会增大线宽度、邻近的经布线导电区段之间的间隔、邻近的布线轨道之间的中心对中心节距、及管芯区域。

尽管本发明实施例所提供的方法是以一系列动作或事件进行说明及阐述，然而应理解，这些动作或事件的所说明的次序不应被解释为具有限制性意义。所述操作未必以所阐述的次序实行。例如，某些动作是以不同的次序发生及/或与除本发明实施例中所说明及/或阐述的动作或事件以外的其他动作或事件同步地发生。另外，可能并不要求使用所有所说明的动作来实作本发明实施例中的说明的一个或多个方面或实施例。此外，在某些实施例中，本发明实施例中所描绘的一个或多个动作是以一个或多个单独的动作及/或阶段来实施。换句话说，根据各种本发明实施例的精神及范围，在本发明实施例中公开的操作的次序能够被改变，或所述操作能够酌情同步执行或局部同步地执行。

如上所述，在本发明实施例中，所述非默认配线连接布线被多个默认配线连接布线取代。配置多个通孔来耦合排列在不同膜层中的经布线导电区段，这使得布线网的电阻降低且使时序性能(timingperformance)及耐电迁移力(electromigrationtoleranceability)增强。所述布局方法被应用于各种布局技术中，所述布局技术包括例如在上述实施例中论述的通过双重或多重图案化技术的技术节点。

本发明实施例提供一种集成电路，包括单元以及第一多个导电区段。所述导电区段中的每一者具有第一预定宽度，且所述第一多个导电区段包括第一导电区段以及第二导电区段，其中所述第一导电区段及所述第二导电区段耦合至所述单元以传输信号，且所述第一导电区段与所述第二导电区段之间的距离大于所述第一预定宽度。

在一些实施例中，所述的集成电路还包括第二多个导电区段，其中所述第二多个导电区段中的每一者具有第二预定宽度，且所述第二多个导电区段包括第三导电区段以及第四导电区段，第三导电区段耦合至所述第一导电区段、所述第二导电区段、及所述单元以传输所述信号，第四导电区段耦合至所述第一导电区段、所述第二导电区段、及所述单元以传输所述信号，且所述第三导电区段与所述第四导电区段之间的距离大于所述第二预定宽度。在一些实施例中，所述的集成电路还包括多个通孔，在所述第一导电区段、所述第二导电区段、所述第三导电区段、及所述第四导电区段中的两者之间与所述单元耦合。在一些实施例中，所述通孔包括第一通孔、第二通孔、第三通孔以及第四通孔；第一通孔将所述第一导电区段与所述第三导电区段耦合；第二通孔将所述第一导电区段与所述第四导电区段耦合；第三通孔将所述第二导电区段与所述第三导电区段耦合；第四通孔将所述第二导电区段与所述第四导电区段耦合。在一些实施例中，所述单元包括用以接收或传输所述信号的端子，且所述通孔包括第一通孔以及第二通孔，第一通孔将所述第三导电区段与所述单元的所述端子耦合，第二通孔将所述第四导电区段与所述单元的所述端子耦合。

本发明实施例提供一种集成电路包括多个导电区段以及单元。多个导电区段通过多个节点彼此耦合。单元包括端子，所述端子耦合至所述节点，以通过所有所述导电区段来接收或传输信号。在一些实施例中，所述导电区段包括第一组所述导电区段以及第二组所述导电区段，第二组所述导电区段在所述节点处与所述第一组所述导电区段交叉且耦合至所述单元的所述端子。在一些实施例中，所述第一组所述导电区段中的每一所述导电区段具有第一预定宽度，且所述第一组所述导电区段中的邻近的两个所述导电区段的距离大于所述第一预定宽度，其中所述第二组所述导电区段中的每一所述导电区段具有第二预定宽度，且所述第二组所述导电区段中的邻近的两个所述导电区段的距离大于所述第二预定宽度。在一些实施例中，所述的集成电路还包括多个通孔配置在所述节点处，以将所述导电区段与所述单元的所述端子耦合。在一些实施例中，所述导电区段包括第一导电区段以及第二导电区段，第一导电区段耦合至所述节点中的第一节点及第二节点，第二导电区段耦合至所述节点中的第三节点及第四节点。在一些实施例中，所述第一导电区段与所述第二导电区段中的每一者具有第一预定宽度，且所述第一导电区段与所述第二导电区段之间的距离大于所述第一预定宽度。在一些实施例中，所述导电区段还包括第三导电区段以及第四导电区段，第三导电区段在所述第一节点处耦合至所述第一导电区段，且在所述第三节点处耦合至所述第二导电区段，第四导电区段在所述第二节点处耦合至所述第一导电区段，且在所述第四节点处耦合至所述第二导电区段，其中所述第三导电区段与所述第四导电区段二者皆耦合至所述单元的所述端子。在一些实施例中，所述第三导电区段与所述第四导电区段中的每一者具有第二预定宽度，且所述第三导电区段与所述第四导电区段之间的距离大于所述第二预定宽度。在一些实施例中，所述的集成电路还包括第一通孔配置在所述第一节点处，以将所述第一导电区段与所述第三导电区段耦合；第二通孔配置在所述第二节点处，以将所述第一导电区段与所述第四导电区段耦合；第三通孔配置在所述第三节点处，以将所述第二导电区段与所述第三导电区段耦合；以及第四通孔配置在所述第四节点处，以将所述第二导电区段与所述第四导电区段耦合。

本发明实施例提供一种布局方法包括通过处理器判断在待由单元的端子接收或传输的信号中是否存在至少一个条件；当在所述信号中存在所述至少一个条件时，通过所述处理器将多个导电区段指派至所述单元的所述端子，以将所述信号传输至所述单元的所述端子；以及当在所述信号中不存在所述至少一个条件时，通过所述处理器将单布线指派至所述单元的所述端子，以将所述信号传输至所述单元的所述端子；其中所述单布线及每一所述导电区段被配置成具有相同的宽度。

在一些实施例中，将所述多个导电区段指派至所述单元的所述端子包括通过所述处理器指派第一组所述导电区段；以及通过所述处理器指派第二组所述导电区段，所述第二组所述导电区段在多个节点处与所述第一组所述导电区段交叉，且耦合至所述单元的所述端子。在一些实施例中，所述第一组所述导电区段中的每一所述导电区段具有第一预定宽度，且所述第一组所述导电区段中的邻近的两个所述导电区段的距离大于所述第一预定宽度，其中所述第二组所述导电区段中的每一所述导电区段具有第二预定宽度，且所述第二组所述导电区段中的邻近的两个所述导电区段的距离大于所述第二预定宽度。在一些实施例中，所述的布局方法还包括通过所述处理器指派待配置在所述节点处的多个通孔，以将所述导电区段与所述单元的所述端子耦合。在一些实施例中，将所述多个导电区段指派至所述单元的所述端子包括通过所述处理器指派第一导通区段，所述第一导通区段待耦合至所述节点中的第一节点及第二节点；通过所述处理器指派第二导通区段，所述第二导通区段待耦合至所述节点中的第三节点及第四节点；通过所述处理器指派第三导电区段，所述第三导电区段在所述第一节点处待耦合至所述第一导电区段且在所述第三节点处待耦合至所述第二导电区段；以及通过所述处理器指派第四导电区段，所述第四导电区段在所述第二节点处待耦合至所述第一导电区段且在所述第四节点处待耦合至所述第二导电区段，其中所述第一导电区段与所述第二导电区段中的每一者具有第一预定宽度，且所述第一导电区段与所述第二导电区段之间的距离大于所述第一预定宽度，其中所述第三导电区段与所述第四导电区段中的每一者具有第二预定宽度，且所述第三导电区段与所述第四导电区段之间的距离大于所述第二预定宽度，且所述第三导电区段与所述第四导电区段二者皆耦合至所述单元的所述端子。在一些实施例中，将所述多个导电区段指派至所述单元的所述端子还包括通过所述处理器指派待配置在所述第一节点处的第一通孔，以将所述第一导电区段与所述第三导电区段耦合；通过所述处理器指派待配置在所述第二节点处的第二通孔，以将所述第一导电区段与所述第四导电区段耦合；通过所述处理器指派待配置在所述第三节点处的第三通孔，以将所述第二导电区段与所述第三导电区段耦合；以及通过所述处理器指派待配置在所述第四节点处的第四通孔，以将所述第二导电区段与所述第四导电区段耦合。

以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本发明实施例的各个方面。所属领域中的技术人员应知，他们可容易地使用本发明实施例作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的及/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本发明的精神及范围，而且他们可在不背离本发明的精神及范围的条件下对其作出各种改变、代替、及变更。