包括存储单元的短路可变电阻器元件的半导体存储器件的制作方法

本申请要求享有于2015年9月2日提交的第10-2015-0124230号韩国专利申请的优先权，通过引用将其公开内容全部并入本文。

背景技术：

本发明构思涉及半导体器件，并且更具体地涉及半导体存储器件。

因为电阻式存储器件之中的磁阻式随机存取存储器(MRAM)可以高速地执行写操作和读操作，是非易失性的，并且具有较低功耗，所以MRAM可以使用在数据存储器件中。MRAM可以在可变电阻器元件中存储数据，该可变电阻器元件可以是存储单元的磁阻器元件。MRAM可以基于主单元的可变电阻器元件以及参考单元的可变电阻器元件来标识主单元的数据。因为参考单元的可变电阻值可能由于连续的读操作而改变，所以在参考单元中可能造成可变电阻分散(dispersion)，并且主单元的数据感测容限可能降低。

技术实现要素：

本发明构思的实施例提供一种半导体存储器件，其可以通过使存储单元阵列中的参考单元的可变电阻器元件短路并且提供参考电阻器来增加主单元的感测容限。

根据本发明构思的一些实施例，半导体存储器件包括主存储单元阵列、参考存储单元阵列以及参考电阻器电路。所述主存储单元阵列包括第一电阻式存储单元，第一电阻式存储单元分别包含第一单元晶体管以及连接在第一单元晶体管与第一位线之间的第一可变电阻器元件。所述参考存储单元阵列包括第二电阻式存储单元，第二电阻式存储单元分别包含第二晶体管以及连接在第二晶体管与第二位线之间的第二可变电阻器元件。所述第二可变电阻器元件包括电短路(electrical short)。所述参考电阻器电路包括耦接到第二位线的至少一个参考电阻器。

根据本发明构思的一些方面，提供一种半导体存储器件，其包括：第一存储单元，其包括第一单元晶体管以及连接到第一单元晶体管的第一可变电阻器元件；第二存储单元，其包括第二单元晶体管以及连接到第二单元晶体管的第二可变电阻器元件；以及感测放大器，其被配置为检测和放大在连接到第一存储单元的第一位线中流动的电流以及在连接到第二存储单元的第二位线中流动的电流，其中，所述半导体存储器件包含可连接到第二位线的参考电阻器，并且当第二可变电阻器元件被短路时，所述参考电阻器连接到第二位线而不是被短路的第二可变电阻器元件。

根据本发明构思的一些方面，提供一种半导体存储器件，其包括：以行和列布置的多个电阻式存储单元，所述多个电阻式存储单元中的每一个包含单元晶体管和可变电阻器元件；第一存储单元阵列，其包括连接到分别对应于行的多个字线中的每一个的第一单元晶体管以及连接到分别对应于列的多个第一位线中的每一个的第一可变电阻器元件；第二存储单元阵列，其包括连接到所述多个字线中的每一个的第二单元晶体管以及连接到对应于列中的一个的第二位线的第二可变电阻器元件，其中，所述第二可变电阻器元件被短路；以及连接到第二位线的参考电阻器。

根据本发明构思的一些方面，提供一种半导体存储器件，其包括：以行和列布置的多个电阻式存储单元，所述多个电阻式存储单元中的每一个包含单元晶体管和可变电阻器元件；第一存储单元阵列，其包括连接到分别对应于行的多个字线中的每一个的第一单元晶体管以及连接到分别对应于列的多个第一位线中的每一个的第一可变电阻器元件；第二存储单元阵列，其包括连接到所述多个字线中的每一个的第二单元晶体管以及连接到对应于列中的一个的第二位线的第二可变电阻器元件，其中，所述第二位线连接到第二单元晶体管与第二可变电阻器元件之间的连接节点；以及连接到第二位线的参考电阻器。

根据本发明构思的一些方面，提供一种半导体存储器件，其包括：以行和列布置的多个电阻式存储单元，所述多个电阻式存储单元中的每一个包含单元晶体管和可变电阻器元件；第一存储单元阵列，其包括连接到分别对应于行的多个字线中的每一个的第一单元晶体管以及连接到分别对应于列的多个第一位线中的每一个的第一可变电阻器元件；第二存储单元阵列，其包括连接到所述多个字线中的每一个的第二单元晶体管以及连接到对应于列中的一个的第二位线的通孔洞(via hole)，其中，所述通孔洞连接第二单元晶体管与第二位线；以及连接到第二位线的参考电阻器。

附图说明

根据下面结合附图进行的详细描述，将更清楚地理解本发明构思的示例实施例，附图中：

图1是根据示例实施例的、包括存储单元的短路可变电阻器元件的存储器件的框图；

图2是示出包括在图1的存储单元阵列中的存储单元的配置的视图；

图3A和图3B是示出根据在图2的存储单元的磁性隧道结(MTJ)结构中的磁化方向所存储的数据的概念图；

图4是例示在图2的MTJ结构中的写操作的概念图；

图5A至图7B是例示图2的MTJ结构的修改的概念图；

图8A至图8C是例示根据参考单元的MTJ结构的电阻分散的主单元的感测容限的图；

图9是例示根据示例实施例的、包括存储单元的短路可变电阻器元件的存储单元阵列的图；

图10是根据示例实施例的参考电阻器控制电路的电路图；

图11A和图11B是例示图9的第一子阵列块的一部分的图；

图12是例示根据示例实施例的主单元的结构的剖面图；

图13至图17是根据示例实施例的参考单元的短路的MTJ结构的视图；

图18是根据示例实施例的、包括包含存储单元的短路可变电阻器元件的存储器件的电子设备的框图；以及

图19是根据示例实施例的、包括包含存储单元的短路可变电阻器元件的存储器件的服务器系统的框图。

具体实施方式

将参照示出本发明构思的示例实施例的附图，更完整地描述本发明构思的优点和特征以及实现这些优点和特征的方法。

然而，本发明构思可以实现为许多不同的形式，并且不应当被解释为局限于在本文中所阐述的示例实施例；更确切地，提供这些示例实施例，使得本公开将是彻底和完整的，并且将充分地向本领域普通技术人员传达本发明构思。然而，应当理解，不打算将本发明构思的示例实施例局限于所公开的具体形式，而是相反地，本发明构思的示例实施例应覆盖落入本发明构思的精神和范围内的所有修改、等效物以及替换物。相似的标号标记图中相似的元件。为了清楚起见，在附图中，可能扩大结构的尺寸。

在本文中所使用的术语仅用于描述示例实施例的目的，而不打算限制本发明构思的示例实施例。如在本文中所使用的那样，单数形式“一”、“一个”意图也包括复数形式，除非上下文明确给出不同的指示。还应当理解，术语“包含”、“包含有”、“包括”和/或“包括有”在本文中使用时指定存在所描述的特征、整数、步骤、操作、元件、组件或其组合，但是不排除存在或添加一个或多个其他特征、整数、步骤、操作、元件、组件和/或其组合。

应当理解，当元件被称为“耦接到”、“连接到”或“响应于”另外的元件时，其可以直接地耦合、连接或响应于其他元件，或者也可以存在中间元件。相反，当元件被称为“直接耦合到”、“直接连接到”或“直接响应于”另外的元件时，则不存在中间元件。如在本文中所使用的那样，术语“和/或”包括相关联的所列项目中的一个或多个中的任何和全部组合。

为了便于描述，在本文中可能使用诸如“上方”、“下方”、“上部”、“下部”等空间关系术语来描述在图中所例示的一个元件或特征对另外的元件或特征的关系。应当理解，除了在图中所示的朝向之外，空间关系术语还意图涵盖在使用或操作中的设备的不同朝向。例如，如果图中的器件被翻转，则被描述为在其他元件或特征“下方”的元件将朝向在其他元件或特征的“上方”。因此，术语“下方”可以涵盖上方和下方两个朝向。可以使器件具有其他朝向(旋转90度或以其他朝向)，而在本文中所使用的空间关系描述词应做相应解释。为了简便和/或清楚，可能不详细地描述公知的功能或结构。

应当理解，虽然在本文中可能使用术语“第一”、“第二”等描述不同的元件，但是这些元件不应受到这些术语的限制。这些术语仅用于将一个元件与另外的元件区分开来。因此，第一元件也可以被称为第二元件，这不会偏离所呈现的实施例的教导。

除非另外定义，在本文中所使用的所有术语(包括技术术语和科学术语)具有与示例实施例所属领域的普通技术人员通常理解的含义相同的含义。还应当理解，诸如在通常使用的词典中定义的那些术语那样的术语应当被解释为具有与它们在相关领域的背景下的含义一致的含义，而不应当被理想化地或过分形式化地解释，除非在本文中明确地如此定义。

如在本文中所使用的那样，术语“和/或”包括相关联的所列项目中的一个或多个中的任何和全部组合。诸如“至少一个”这样的表述当在元件的列表之前时，修饰元件的完整列表，而不修饰列表中的单个元素。

图1是根据示例实施例的、包括存储单元的短路可变电阻器元件的存储器件100的框图。

参照图1，存储器件100包括存储单元阵列110、参考电阻器控制电路116、地址解码器电路120和数据输入/输出(I/O)电路130。

存储单元阵列110包括以行和列布置的多个存储单元。所述多个存储单元可以包括电阻式存储器，电阻式存储器包括具有可变电阻的可变电阻器元件。例如，当可变电阻器元件由相变材料(例如Ge-Sb-Te(GST))形成并且具有根据温度变化的电阻时，存储器件100可以是相变随机存取存储器(PRAM)。替代地，当可变电阻器元件包括上部电极、下部电极以及安排在上部电极与下部电极之间的复合金属氧化物时，存储器件100可以是电阻式随机存取存储器(ReRAM)。替代地，当可变电阻器元件包括磁性材料形成的上部电极、由磁性材料形成的下部电极以及安排在上部电极与下部电极之间的电介质材料时，存储器件100可以是磁阻式随机存取存储器(MRAM)。

当存储器件100是MRAM时，存储单元中的每一个可以包括单元晶体管以及包括磁性隧道结(MTJ)的可变电阻器元件。存储单元阵列110包括连接到存储单元的多个字线WL、多个位线BL、参考位线RBL以及多个源极线SL。字线WL中的每一个连接到包括在行中的一个中的存储单元的单元晶体管的栅极，并且位线BL和源极线SL中的每一个连接到包括在列中的一个中的存储单元的可变电阻器元件以及单元晶体管的源极。

存储单元阵列110包括主单元阵列112和参考单元阵列114。主单元阵列112包括多个主单元20，并且主单元20中的每一个包括第一单元晶体管和第一可变电阻器元件。主单元阵列112包括分别连接到分别对应于行的多个字线WL的第一单元晶体管以及分别连接到分别对应于列的多个位线BL的第一可变电阻器元件。

参考单元阵列114包括多个参考单元30，并且参考单元30中的每一个包括第二单元晶体管和第二可变电阻器元件。参考单元30可以具有与主单元20的结构相同的结构。参考单元阵列114包括分别连接到多个字线WL的第二单元晶体管以及连接到对应于列中的一个的参考位线RBL的第二可变电阻器元件，并且第二可变电阻器元件可以被短路。

根据示例实施例，可以通过使用绝缘层击穿电压使参考单元30的第二可变电阻器元件短路。根据另外的示例实施例，参考单元30中的第二单元晶体管的漏极可以在不使用第二可变电阻器元件的情况下连接到参考位线RBL。根据另外的示例实施例，第二可变电阻器元件可以并联地连接到通孔洞，在通孔洞中填充有导电材料。根据另外的示例实施例，第二可变电阻器元件可以用通孔洞代替，在通孔洞中填充有导电材料。

参考电阻器控制电路116连接到参考位线RBL，并且响应于修整信号(trimming signal)来生成期望值的电阻(在本文中被称为参考电阻器)，并且向参考位线RBL提供参考电阻器。参考电阻器连同在参考单元阵列114中所选择的参考单元30一起提供给数据I/O电路130的感测放大器电路，并且被用于标识在主单元20中存储的数据。

地址解码器电路120可以通过字线WL和源极线SL连接到存储单元阵列110。地址解码器电路120可以对行地址进行解码以便选择字线WL和源极线SL，并且可以对列地址进行解码以便选择位线BL。

数据I/O电路130可以通过位线BL连接到存储单元阵列110。数据I/O电路130可以包括列选择电路、写驱动电路以及感测放大器电路。列选择电路响应于由地址解码器电路120施加的列选择信号来选择位线BL之中的一个，并且在读/写操作期间，通过写驱动电路对通过列选择电路所选择的位线BL施加预定的读/写电压。

感测放大器电路标识从主单元阵列112的主单元20读出的数据。感测放大器电路通过检测并放大在主单元20的位线BL中流动的电流以及在参考单元30的参考位线RBL中流动的电流，来标识主单元的数据。

图2是例示在图1的存储单元阵列110中包括的存储单元的配置的视图。

图2例示在存储单元阵列110中包括的存储单元MC之中的主单元20。主单元20包括单元晶体管21和MTJ结构22。单元晶体管21的栅极可以连接到字线WL，并且单元晶体管21的一个电极(例如漏电极)可以通过MTJ结构22连接到位线BL。单元晶体管21的其他电极(例如源电极)可以连接到源极线SL。

MTJ结构22可以包括钉扎层23、自由层25和安排在钉扎层23与自由层25之间的隧道或阻挡层24。钉扎层23的磁化方向可以是固定的，而自由层25的磁化方向可以根据在写操作期间的所存储的数据，关于或相对于钉扎层23的磁化方向是平行(P)或反平行(AP)的。为了固定钉扎层23的磁化方向，例如，可以进一步提供反铁磁层。

当MTJ结构22的自由层25和钉扎层23处于平行(P)状态时，即当MTJ结构22具有低电阻时，主单元20被定义为处于数据“0”逻辑状态。相反，当MTJ结构22的自由层25和钉扎层23处于反平行(AP)状态时，即当MTJ结构22具有高电阻时，主单元20被定义为处于数据“1”逻辑状态。

根据示例实施例，主单元20在MTJ结构22处于AP状态下时可以被定义为处于数据“0”逻辑状态，并且在MTJ结构22处于P状态下时可以被定义为处于数据“1”逻辑状态。

图3A和图3B是例示根据在图2的存储单元的MTJ结构22中的磁化方向所存储的数据的概念图。

参照图3A和图3B，MTJ结构22的电阻值可以根据自由层25的磁化方向而变化。当读电流IR在MTJ结构22中流动时，根据MTJ结构22的电阻值的数据电压可以被输出。因为读电流IR的强度比写电流的强度小得多，所以自由层25的磁化方向不因读电流IR而改变。

如图3A中所示，MTJ结构22的自由层25的磁化方向和钉扎层23的磁化方向可以彼此平行。在该情况下的MTJ结构22可以具有低电阻值，并且数据“0”可以在读操作期间被输出。

如图3B中所示，MTJ结构22的自由层25的磁化方向和钉扎层23的磁化方向可以彼此反平行。在该情况下的MTJ结构22可以具有高电阻值，并且数据“1”可以在读操作期间被输出。

在本示例实施例的MTJ结构22中，为了方便，自由层25和钉扎层23被形成为具有水平的磁性元件结构。然而，在MTJ结构22中，自由层25和钉扎层23可以被形成为具有如图6中所示的垂直的磁性元件结构。

图4是例示图2的MTJ结构22中的写操作的概念图。

参照图4，自由层25的磁化方向可以根据在MTJ结构22中流动的写电流IW的方向来确定。例如，如(a)中所示，当第一写电流IWC1从自由层25施加到钉扎层23时，具有与钉扎层23相同的自旋朝向的自由电子向自由层25施加转矩。因此，自由层25可以被磁化为平行于钉扎层23。因此，MTJ结构22可以具有低电阻值，并且可以如(b)中所示地存储数据“0”。

在处于数据“0”逻辑状态下的MTJ结构22中，当如(c)中所示地将第二写电流IWC2从钉扎层23施加到自由层25时，具有与钉扎层23相反的自旋朝向的电子返回到自由层25并且施加转矩。因此，自由层25可以被磁化为反平行于钉扎层23。因此，MTJ结构22可以具有高电阻值，并且数据“1”可以如(d)中所示地被存储。

在MTJ结构22中，自由层25的磁化方向可以由于自旋转移矩(STT)而被改变为平行或反平行于钉扎层23，并且因此可以存储数据“0”或“1”。

图5A至图7B是例示图2的MTJ结构22的修改的概念图。

参照图5A，MTJ结构22可以包括钉扎层51、隧道或阻挡层52、自由层53以及反铁磁层54。自由层53可以包括具有可变磁化方向的材料。自由层53的磁化方向可以因在存储单元内部和/或外部的电/磁因素而改变。自由层53可以包括铁磁材料，铁磁材料包含钴(Co)、铁(Fe)和镍(Ni)中的至少一个。例如，自由层53可以包括从包含FeB、Fe、Co、Ni、Gd、Dy、CoFe、NiFe、MnAs、MnBi、MnSb、CrO₂、MnOFe₂O₃、FeOFe₂O₃、NiOFe₂O₃、CuOFe₂O₃、MgOFe₂O₃、EuO和Y₃Fe₅O₁₂的分组中选择的至少一个。

隧道或阻挡层52可以具有小于自旋分散距离的厚度。隧道或阻挡层52可以包括非磁性材料。例如，隧道或阻挡层52可以包括从包含氧化镁(Mg)、氧化钛(Ti)、氧化铝(Al)、氧化锌镁(MgZn)、氧化镁硼、氮化钛(Ti)以及氮化钒(V)的分组中选择的至少一个。

钉扎层51可以具有通过反铁磁层54固定的磁化方向。钉扎层51可以包括铁磁材料。例如，钉扎层51可以包括从包含CoFeB、Fe、Co、Ni、Gd、Dy、CoFe、NiFe、MnAs、MnBi、MnSb、CrO₂、MnOFe₂O₃、FeOFe₂O₃、NiOFe₂O₃、CuOFe₂O₃、MgOFe₂O₃、EuO和Y₃Fe₅O₁₂的分组中选择的至少一个。

反铁磁层54可以包括反铁磁材料。例如，反铁磁层54可以包括从包含PtMn、IrMn、MnO、MnS、MnTe、MnF₂、FeCl₂、FeO、CoCl₂、CoO、NiCl₂、NiO和Cr的分组中选择的至少一个。

因为MTJ结构22的自由层53和钉扎层51中的每一个由铁磁材料形成，所以可以在铁磁材料的边缘处形成杂散场。杂散场可以降低磁阻，或者可以增加自由层53的电阻磁性。此外，杂散场可以影响切换(switching)特性并且因此可以导致不对称切换。因此，可以使用用于降低或控制在MTJ结构22中的铁磁材料中形成的杂散场的结构。

参照图5B，MTJ结构22可以包括钉扎层61、隧道或阻挡层62以及自由层63。钉扎层61可以由合成反铁磁(SAF)材料形成。钉扎层61可以包括第一铁磁层61_1、耦合层61_2以及第二铁磁层61_3。第一铁磁层61_1和第二铁磁层61_3中的每一个可以包括从包含CoFeB、Fe、Co、Ni、Gd、Dy、CoFe、NiFe、MnAs、MnBi、MnSb、CrO₂、MnOFe₂O₃、FeOFe₂O₃、NiOFe₂O₃、CuOFe₂O₃、MgOFe₂O₃、EuO和Y₃Fe₅O₁₂的分组中选择的至少一个。第一铁磁层61_1的磁化方向和第二铁磁层61_3的磁化方向可以彼此不同，并且每个磁化方向可以是固定的。耦合层61_2可以包括钌(Ru)。

参照图6，MTJ结构22可以具有垂直于隧道或阻挡层72的磁化方向，并且因此电流流动的方向以及磁化的易轴可以基本上彼此平行。因此，具有垂直磁化方向的结构被称为垂直MTJ结构。

垂直MTJ结构22也包括钉扎层71、隧道或阻挡层72以及自由层73。当自由层73的磁化方向与钉扎层71的磁化方向彼此平行时，电阻值降低，而当自由层73的磁化方向与钉扎层71的磁化方向彼此反平行时，电阻值可以增加。因此，数据可以根据电阻值来存储在垂直MTJ结构22中。

为了形成作为垂直MTJ结构的MTJ结构22，自由层73和钉扎层71中的每一个可以由具有大的磁各向异性能量的材料形成。具有大的磁各向异性能量的材料的示例包括非结晶稀土元素合金或诸如(Co/Pt)n或(Fe/Pt)n这样的多层薄膜。例如，自由层73和钉扎层71中的每一个可以由有序合金形成，并且可以包括铁(Fe)、钴(Co)、镍(Ni)、钯(Pa)和铂(Pt)中的至少一个。替代地，自由扎层73和钉扎层71中的每一个可以包括Fe-Pt合金、Fe-Pd合金、Co-Pd合金、Co-Pt合金、Fe-Ni-Pt合金、Co-Fe-Pt合金以及Co-Ni-Pt合金中的至少一个。上述合金以化学定量表达式可以是例如Fe₅₀Pt₅₀、Fe₅₀Pd₅₀、Co₅₀Pd₅₀、Co₅₀Pt₅₀、Fe₃₀Ni₂₀Pt₅₀、Co₃₀Fe₂₀Pt₅₀或Co₃₀Ni₂₀Pt₅₀。

图7A示出双MTJ结构，其中隧道或阻挡层以及钉扎层安排在自由层的两端。作为平面(planar)双MTJ结构的MTJ结构22可以包括第一钉扎层81、第一隧道或阻挡层82、自由层83、第二隧道或阻挡层84以及第二钉扎层85。第一钉扎层81和第二钉扎层85中的每一个的材料可以类似于图5A的钉扎层51的材料，第一隧道或阻挡层82和第二隧道或阻挡层84中的每一个的材料可以类似于图5A的隧道或阻挡层52的材料，并且自由层83的材料可以类似于图5A的自由层53的材料。

当第一钉扎层81的磁化方向和第二钉扎层85的磁化方向被固定为相对时，第一钉扎层81和第二钉扎层85的磁力可以基本上抵消。作为平面双MTJ结构的MTJ结构22可以通过使用小于典型的MTJ元件的电流的电流来执行读操作。因为MTJ结构22在读操作期间由于第二隧道或阻挡层84而提供高电阻，所以可以获得精确的数据值。

参照图7B，作为垂直双MTJ结构的MTJ结构22可以包括第一钉扎层91、第一隧道或阻挡层92、自由层93、第二隧道或阻挡层94以及第二钉扎层95。第一钉扎层91和第二钉扎层95中的每一个的材料可以类似于图6的钉扎层71的材料，第一隧道或阻挡层92和第二隧道或阻挡层94中的每一个的材料可以类似于图6的隧道或阻挡层72的材料，并且自由层93的材料可以类似于图6的自由层73的材料。

当第一钉扎层91的磁化方向和第二钉扎层95的磁化方向被固定为相对时，第一钉扎层91和第二钉扎层95的磁力可以基本上抵消。作为垂直双MTJ结构的MTJ结构22可以通过使用小于典型的MTJ元件的电流的电流来执行读操作。因为MTJ结构22提供高电阻，所以可以在读操作期间获得精确的数据值。

参照图3A到图7B描述的主单元20(参见图1)的MTJ结构22还可以应用于参考单元阵列114(参见图1)的参考单元30(参见图1)。参考单元30的MTJ结构是被用于标识主单元20的数据的电阻器元件。为了稳定地标识主单元20的数据，参考单元30的MTJ结构可以具有恒定的电阻值。然而，参考单元30的MTJ结构的电阻值可以由于连续的读操作而改变，并且因此可能引起电阻分散。

图8A到图8C是例示根据参考单元的MTJ结构的电阻分散的主单元的感测容限的图。图8A是例示图1的存储单元阵列110的一部分的图。图8B是例示存储单元阵列110的第一区域A的电路图。图8C是例示根据参考单元的MTJ结构的电阻分散的感测容限的图。

参照图8A，在存储单元阵列110的一部分中，主单元阵列112a和参考单元阵列114a包括作为STT-MRAM单元的存储单元。就布局而言，2T-2R结构(其中两个存储单元MC共同连接到一个源极线SL)可以构成一个单位的存储单元10。

根据示例实施例，就布局而言，1T-1R结构(其中一个存储单元连接到一个位线和一个源极线)可以构成一个单位的存储单元10。

比较在主单元阵列112a中所选择的主单元20的MTJ结构的可变电阻器元件与在参考单元阵列114a中所选择的参考单元30a的MTJ结构的电阻器元件。所选择的主单元20的位线BL和参考单元30a的参考位线RBL连接到感测放大器40a。感测放大器40a通过检测和放大在主单元20的位线BL中流动的电流以及在参考单元30a的参考位线RBL中流动的电流来标识主单元20的数据。

图8B是例示图8A的存储单元阵列110的第一区域A的电路图，其中2T-2R结构构成单位存储单元10a和10b中的每一个。在主单元阵列112a的单位存储单元10a中，两个主单元20共同地连接到一个源极线SL。主单元20可以包括单元晶体管21和MTJ结构22的可变电阻器元件。单元晶体管21的栅极连接到字线WLi，单元晶体管21的漏极连接到MTJ结构22的一端，并且单元晶体管21的源极连接到源极线SL。MTJ结构22的另一端连接到位线BL。主单元20可以在MTJ结构22处于P状态下时存储数据“0”逻辑状态，而在MTJ结构22处于AP状态下时存储数据“1”逻辑状态。

在参考单元阵列114a的单位存储单元10b中，两个参考单元30a共同地连接到一个源极线SL。参考单元30a可以包括单元晶体管31和MTJ结构32，类似于主单元20。单元晶体管31的栅极连接到字线WLi，单元晶体管31的漏极连接到MTJ结构32的一端，并且单元晶体管31的源极连接到源极线SL。MTJ结构32的另一端连接到参考位线RBL。参考单元30a的MTJ结构32可以被设置为主单元20的MTJ结构22的P状态和AP状态之间的中间电阻值。参考电流在所选择的参考单元30a的参考位线RBL中流动。

在主单元20的读操作期间，逻辑高的选择电压可以被施加到字线WLi，主单元20的单元晶体管21和参考单元30a的单元晶体管31可以导通，并且读电流可以从写/读偏压发生器施加到位线BL和源极线SL。因此，在主单元20的MTJ结构22的两端处逐渐产生(develop)电压，并且电流在位线BL中流动。

感测放大器40a通过比较在主单元20的位线BL中流动的电流与在参考单元30a的参考位线RBL中流动的参考电流I_R，来确定主单元20的MTJ结构22中所存储的逻辑状态。如图8C中所示，感测放大器40a通过比较电流与在参考单元30a的参考位线RBL中流动的参考电流I_R，来确定主单元20的位线BL中流动的电流是AP状态电流I_AP还是P状态电流I_P。

然而，参考单元30a的MTJ结构32的电阻值可能由于连续的读操作而改变，并且可能引起MTJ结构32的电阻分散。当参考电流I_R由于MTJ结构32的电阻分散而广泛地分布时，主单元20的数据感测容限降低。

现在将详细地解释不同的实施例，其中，为了确保主单元20的足够的数据感测容限，使参考单元的MTJ结构短路，并且将参考电阻器提供给参考位线。

图9是例示根据示例实施例的、包括存储单元的短路可变电阻器元件的存储单元阵列110的图。

参照图9，存储单元阵列110包括多个子阵列块，例如，第一至第三子阵列块901、902和903。第一至第三子阵列块901、902和903可以构成存储阵列叠瓦(memory array tile，MAT)。第一至第三子阵列块901、902和903可以被称为存储块，例如，64位数据向其输入或从其输出。第一至第三子阵列块901、902和903分别包括第一至第三主单元阵列112b、112c和112d以及第一至第三参考单元阵列114b、114c和114d。虽然示出三个子阵列块，即第一至第三子阵列块901、902和903，但是本示例实施例不局限于此，并且可以包括更少或更多子阵列块。

在第一至第三主单元阵列112b、112c和112d中的每一个中，像在图8A的主单元阵列112a中那样，作为STT-MRAM单元(每个包括单元晶体管21和MTJ结构22)的主单元20以行和列来布置。2T-2R结构(其中两个主单元20共同连接到一个源极线SL)构成单位存储单元10。

第一至第三参考单元阵列114b、114c和114d中的每一个包括以多个行和一个列布置的参考单元30b。在参考单元30b中，与图8A的参考单元30a中不同，单元晶体管31和MTJ结构32之中的MTJ结构32被短路。

在第一至第三参考单元阵列114b、114c和114d中，代替参考单元30b的被短路的MTJ结构32的参考电阻器RREF连接到参考位线RBL。可以通过图10的参考电阻器控制电路单元116来提供参考电阻器RREF。

连接到在第一主单元阵列112b中所选择的主单元20的位线BL以及在第一参考单元阵列114b中所选择的参考单元30b的参考位线RBL的参考电阻器RREF连接到感测放大器40b。感测放大器40b通过比较在位线BL中流动的电流与在参考位线RBL中流动的电流，来标识所选择的主单元20的数据。

像在第一主单元阵列112b中一样，在第二主单元阵列112c和第三主单元阵列112d中，连接到在第二主单元阵列112c和第三主单元阵列112d中所选择的主单元的位线以及在第二参考单元阵列114c和第三参考单元阵列114d中所选择的参考单元的参考位线的参考电阻器连接到感测放大器40b，并且通过比较在位线中流动的电流与在参考位线中流动的电流来确定所选择的主单元的数据。

图10是根据示例实施例的参考电阻器控制电路116的电路图。

参照图10，参考电阻器控制电路116包括多个晶体管(例如第一至第三晶体管MT0、MT1和MT2)以及多个电阻器(例如第一至第三电阻器器R0、R1以及R2)。第一至第三电阻器器R0、R1和R2串联地连接到参考位线RBL，并且第一至第三晶体管MT0、MT1和MT2分别并联地连接到第一至第三电阻器器R0、R1和R2。第一至第三晶体管MT0、MT1和MT2响应于第一至第三修整信号TRIM0、TRIM1和TRIM2来选择性地使第一至第三电阻器器R0、R1和R2短路。根据示例实施例，参考电阻器控制电路116可以包括多种数量的晶体管和电阻器，并且可以通过多种数量的修整控制信号来控制。

参考电阻器控制电路116由于响应于第一至第三修整信号TRIM0、TRIM1和TRIM2而选择性地被短路的第一至第三电阻器器R0、R1和R2，而生成参考电阻器RREF。第一至第三修整信号TRIM0、TRIM1和TRIM2在半导体存储器件100的测试过程期间提供，并且被使用以使得参考电阻器RREF具有用以代替参考单元30b的被短路的MTJ结构32的电阻值。由参考电阻器控制电路116所生成的参考电阻器RREF可以连接到参考位线RBL，并且可以提供给感测放大器40b。

因为参考单元30b的MTJ结构32被短路，所以参考单元30b可以被称为包括在参考位线RBL与源极线SL之间连接的单元晶体管31。参考单元30b的单元晶体管31的栅极连接到字线WL。

图11A和图11B是例示图9的第一子阵列块901的一部分的图。图11A是例示第一子阵列块901(参见图9)的第二区域B的电路图，其中2T-2R结构构成单位存储单元10c和10d中的每一个。图11B是例示主单元的感测容限的图表。

参照图11A，在第一子阵列块901(参见图9)中的第一主单元阵列112b(参见图9)的单位存储单元10c中，两个主单元20共同连接到一个源极线SL。主单元20可以包括单元晶体管21和MTJ结构22。单元晶体管21的栅极连接到字线WLi，单元晶体管21的漏极连接到MTJ结构22的一端，并且单元晶体管21的源极连接到源极线SL。MTJ结构22的另一端连接到位线BL。主单元20可以在MTJ结构22处于P状态下时存储数据“0”逻辑状态，并且在MTJ结构22处于AP状态下时存储数据“1”逻辑状态。

在第一参考单元阵列114b的单位存储单元10d中，两个参考单元30b共同连接到一个源极线SL。在参考单元30b中，单元晶体管31的栅极连接到字线WLi，单元晶体管31的栅极连接到参考位线RBL，并且单元晶体管31的源极连接到源极线SL。通过参考电阻器控制电路116(参见图10)提供的参考电阻器RREF连接到参考位线RBL。

主单元20的位线BL以及参考电阻器RREF所连接到的参考位线RBL被连接到感测放大器40b。感测放大器40b通过比较在位线BL中流动的电流与在参考位线RBL中流动的参考电流I_R，来标识在主单元20的MTJ结构22中存储的逻辑状态。

因为参考电阻器RREF的电阻值是恒定的或固定的(例如，非可变的)，所以在参考位线RBL中流动的参考电流I_R具有如图11B中所示的窄分散。因此，当感测放大器40b基于在参考位线RBL中流动的参考电流I_R来确定在主单元20的位线BL中流动的电流是AP状态电流I_AP还是P状态电流I_P时，感测容限增加。即，参考电阻器RREF具有比任何一个逻辑状态下的MTJ结构22的电阻分散或范围更窄的电阻分散或范围。

图12是例示根据示例实施例的主单元20的结构的剖面图。

参照图12，主单元20的MTJ结构22连接到形成在MTJ结构22之下的单元晶体管21的漏极区D。单元晶体管21的漏极区D通过第一接触插塞(contact plug)150电连接到焊盘电极(pad electrode)152。第二接触插塞154形成在焊盘电极152上，并且下部电极156和MTJ结构22形成在第二接触插塞154上。MTJ结构22可以被形成为具有图3至图7的多种结构中的任何一种。上部电极158形成在MTJ结构22上，位线BL形成在上部电极158上，并且位线BL通过上部电极158电连接到MTJ结构22。

图13至图17是根据示例实施例的参考单元的MTJ结构的视图。图13至图15是例示与图12的主单元20的MTJ结构22相同的参考单元30b的MTJ结构32被短路的视图。图16是例示与图12的主单元20的MTJ结构22不同的参考单元30c的MTJ结构被替换为通孔洞并且被省略的视图。

参照图13，作为参考单元30b的一部分的MTJ结构32被形成为与主单元20的MTJ结构22相同或相似。在参考单元30b的MTJ结构32中，第二接触插塞154a形成在作为单元晶体管31与MTJ结构32之间的连接节点的焊盘电极152a上，并且下部电极156a和MTJ结构32形成在第二接触插塞154a上。上部电极158a形成在MTJ结构32上，参考位线RBL形成在上部电极158a上，并且参考位线RBL通过上部电极158a电连接到MTJ结构32。

参考单元30b的MTJ结构32通过使用击穿电压使由绝缘金属氧化物形成的隧道或阻挡层短路。在这种情况下，在参考单元30b的布局中，参考单元30b的MTJ结构32的布局图案被安排在金属位线图案159中(即，被限制在金属位线图案159的至少一个维度之内)。

参照图14，参考单元30b的参考位线RBL电连接到焊盘电极152a。因此，参考单元30b的MTJ结构32成为未被参考位线RBL所使用的元件。在这种情况下，在参考单元30b的布局中，参考单元30b的MTJ结构32的布局图案被安排在金属位线图案159中。

参照图15，参考单元30b的MTJ结构32电连接(例如，并联地)到在参考位线RBL与焊盘电极152a之间形成的通孔洞153中的导电通孔元件(conductive via element)。通孔洞153用导电材料填充以定义导电通孔元件。参考单元30b的MTJ结构32由于通孔洞153而电短路。在这种情况下，在参考单元30b的布局中，通孔洞153的布局图案以及参考单元30b的MTJ结构32被安排在金属位线图案159中。

参照图16，要形成在焊盘电极152a上的参考单元30c的MTJ结构被替换为用导电材料填充以定义导电通孔元件的通孔洞155。即，省略参考单元30c的MTJ结构。在这种情况下，在参考单元30c的布局中，通孔洞155的布局图案被安排在金属位线图案159中。

因为图13至图15的参考单元30b被形成为与主单元20(参见图12)相同，所以在图9的子阵列块901、902和903中的第一至第三主单元阵列112b、112c和112d与第一至第三参考单元阵列114b、114c和114b之间不会出现加工偏差。相反，在图16的参考单元30c中，因为在第一至第三主单元阵列112b、112c和112d与第一至第三参考单元阵列114b、114c和114d之间出现加工偏差，所以如图17中所示，用于克服加工偏差的伪单元块170b、170c和170d是必需的。

图18是根据示例实施例的、包括包含存储单元的短路可变电阻器元件的存储器件的电子装置1800的框图。

参照图18，电子装置1800包括主机1810和存储设备1820。主机1810可以包括用户设备，诸如个人/便携式计算机、平板PC、个人数字助理(PDA)、便携式媒体播放器(PMP)、数字相机或摄像放像机。主机1810通过输入/输出请求在存储设备1820中存储数据或从存储设备1820读出数据。

主机1810可以通过诸如以下那样的各种接口中的任何一个连接到存储设备1820：通用串行总线(USB)、多媒体卡(MMC)、外围组件互联(PCI)、高速PCI(PCI-E)、高级技术附件(ATA)、串行ATA、并行ATA、小型计算机系统接口(SCSI)、增强小型盘接口(ESDI)或者集成驱动器电子电路(IDE)。

作为用于根据主机1810的输入/输出请求来执行写操作或读操作的数据储存单元的存储设备1820可以包括电阻式存储器件1822。电阻式存储器件1822包括存储单元阵列1824和参考电阻器控制电路1828，并且存储单元阵列1824包括主单元阵列1825和参考单元阵列1826。

主单元(其每一个包括第一单元晶体管和第一可变电阻器元件)被布置在主单元阵列1825中，并且主单元的位线被提供给感测放大器。参考单元(其每一个包括第二单元晶体管和被短路的第二可变电阻器元件)被布置在参考单元阵列1826中，并且参考单元的参考位线被提供给感测放大器。可以通过使用MTJ元件的击穿电压，或者通过并联地连接到由通孔洞(其中填充有导电材料)所定义的导电通孔元件，或者通过将参考位线连接到第二可变电阻器元件与第二单元晶体管之间的连接节点，或者通过用由通孔洞(其中填充有导电材料)所定义的导电通孔元件替换第二可变电阻器元件，使参考单元的第二可变电阻器元件短路。

参考电阻器控制电路1828生成参考电阻器而不是参考单元的被短路的第二可变电阻器元件，并且向参考位线提供参考电阻器。感测放大器40a通过检测和放大在主单元的位线中流动的电流以及在参考电阻器所连接到的参考单元的参考位线中流动的电流，来提高主单元的感测容限。

图19是根据示例实施例的、包括包含存储单元的短路可变电阻器元件的存储器件的服务器系统1900的框图。

参照图19，服务器系统1900包括服务器1910以及存储对于操作服务器1910所必需的数据的至少一个存储设备1920。服务器1910包括应用通信模块1911、数据处理模块1912、升级模块1913、调度中心1914、本地资源模块1915和修复信息模块1916。应用通信模块1911通过网络与连接到服务器1910的计算系统通信，或者使服务器1910和存储设备1920能够相互通信。应用通信模块1911将通过用户接口提供的数据或信息发送给数据处理模块1912。

数据处理模块1912链接到本地资源模块1915。本地资源模块1915基于输入给服务器1910的数据或信息来提供修复商店/经销商/技术信息的列表。升级模块1913与数据处理模块1912对接。升级模块1913基于从存储设备1920传送的数据或信息来对电子装置升级固件、复位码、诊断系统升级信息或其他信息。

调度中心1914允许用户基于输入给服务器1910的数据或信息来实时地做出选择。修复信息模块1916与数据处理模块1912对接。修复信息模块1916用于向用户提供修复有关的信息，诸如音频、视频或文档文件。数据处理模块1912基于从存储设备1920传送的信息来封装有关信息。接下来，信息被传送给存储设备1920或者被显示给用户。存储设备1920可以包括作为数据储存单元的电阻式存储器件1922。

电阻式存储器件1922包括存储单元阵列1924和参考电阻器控制电路1928，并且存储单元阵列1924包括主单元阵列1925和参考单元阵列1926。

主单元(其每一个包括第一单元晶体管和第一可变电阻器元件)被布置在主单元阵列1925中，并且主单元的位线被提供给感测放大器。参考单元(其每一个包括第二单元晶体管和被短路的第二可变电阻器元件)被布置在参考单元阵列1926中，并且参考单元的参考位线被提供给感测放大器。参考单元的第二可变电阻器结构可以通过使用MTJ结构的击穿电压而被短路，或者可以并联地连接到由通孔洞(其中填充有导电材料)定义的导电通孔元件，或者参考位线可以连接到第二单元晶体管与第二可变电阻器元件之间的连接节点，或者第二可变电阻器元件可以用由通孔洞(其中填充有导电材料)定义的导电通孔元件来替换。

参考电阻器控制电路1928生成参考电阻器而不是参考单元的被短路的第二可变电阻器元件，并且向参考位线提供参考电阻器。感测放大器通过检测和放大在主单元的位线中流动的电流以及在参考电阻器所连接到的参考单元的参考位线中流动的电流，来提高主单元的感测容限。

虽然已经参照本发明构思的示例实施例具体地示出和描述了本发明构思，但应当理解，可以对其在形式和细节上进行各种改变，而不会脱离由权利要求所限定的本发明的精神和范围。