br>[0017]图2B是图2A的现有技术的NAND阵列的沿线A-A的截面图。
[0018]图3示出了作为单元大小的函数的闪速存储器数据保留时间。
[0019]图4A示出了根据一个实施例的NAND阵列的平面图。
[0020]图4B示出了图4A的NAND阵列的沿线B-B的截面图。
[0021]图5示出了根据期望数据将被存储的时间段选择存储在DR分区中的数据的方案。
[0022]图6示出了根据数据被写入的频率选择存储在DR分区中的数据的方案。
[0023]图7示出了根据数据的重要性选择存储在DR分区中的数据的方案。
[0024]图8示出了存储器系统的初始化过程以及接下来的上电过程。
[0025]图9示出了包含较大单元的DR分区块、以及包含较小单元的普通块。
[0026]图10示出了具有被分为DR分区和普通分区的块的双平面裸芯。
【具体实施方式】
[0027]存储器系统
[0028]通过图1的框图示出了可以被修改以包括本发明的各个方面的现有技术的存储器系统的示例。包括以矩阵布置的多个存储器单元M的存储器单元阵列I由列控制电路2、行控制电路3、C-源极控制电路4和C-P-阱控制电路5控制。存储器单元阵列I在该示例中是与在【背景技术】中以及在通过引用结合于此的参考文献中所描述的相类似的NAND类型。控制电路2被连接到存储器单元阵列I的位线(BL)，以用于读取存储在存储器单元(M)中的数据，用于在编程操作期间确定存储器单元(M)的状态，并且用于控制位线(BL)的电位水平以促进编程或者禁止编程。行控制电路3被连接到字线(WL)以选择字线(WL)之一，以施加读取电压，以施加与由列控制电路2控制的位线电位水平组合的编程电压，并且施加与P-型区的电压耦合的擦除电压，其中存储器单元(M)被形成在所述P-型区上。C-源极控制电路4控制连接到存储器单元(M)的公共的源极线(在图1中标记为"c-源极")。C-P-阱控制电路5控制C-P-阱电压。
[0029]存储在存储器单元(M)中的数据被列控制电路2读取并经由I/O线和数据输入/输出缓冲器6被输出到外部I/O线。将被存储在存储器单元中的编程数据经由外部I/O线被输入到数据输入/输出缓冲器6，并且被转移到列控制电路2。外部I/O线被连接到控制器9。控制器9包括各种类型的寄存器和包括易失性随机存取存储器(RAM) 10的其它存储器。
[0030]图1的存储器系统可以被嵌入为主机系统的一部分，或者可以被包括在存储器卡、USB驱动或者可移动地插入到主机系统的配对插口的类似单元中。这样的卡可以包括整个存储器系统，或者可以在分离的卡中提供控制器和存储器阵列以及相关联的外围电路。在例如美国专利N0.5，887，145中描述了一些卡的实现方式。图1的存储器系统也可以被用在固态硬盘(SSD)或者在平板电脑、膝上型计算机或类似器件中提供大量数据存储的类似单元中。
[0031]许多现有技术的存储器系统包含图2A和图2B所示的NAND闪速存储器阵列。但是，这样的存储器阵列存在诸多问题。这些问题中的一些问题随着器件大小比例的下降而变得更糟。
[0032]在NAND闪速存储器阵列中出现的一问题与保留写入闪速存储器单元中的数据有关。具体地，在闪速存储器单元被编程为特定存储器状态并被验证为在该存储器状态中之后，在读取-验证的步骤中，单元可能随某种时间段而改变，使得当在稍后的时间读取所述单元时，它们的表观状态不是其最初被编程的状态。例如，在编程中被增加到浮置栅极或者其它电荷存储元件的电荷可能随时间流逝而从电荷存储元件泄漏出。这样的电荷的泄漏可能最终导致单元的存储器状态被误读。
[0033]数据保留的问题随着存储器单元大小的缩减而变得更糟。图3示出了缩减存储器单元大小(单元大小从左到右缩减)的log(数据保留时间)。尽管需要较小的器件大小以产生有竞争力的产品，但这样减少的大小带来数据保留的问题。随着电荷存储元件变得越来越小，存储的电子的数量变得很小以至于即使很少的电子的丢失都可能是显著的。具体地，在MLC单元中，其中阈值电压可以被分为8个、16个或者更多的阈值电压范围，阈值电压的小的改变可能导致误读。当电荷存储元件小时，阈值电压的这样的改变可能由仅仅很少的电子泄漏导致。对于一些存储器设计，这样的数据保留问题对大约40纳米的最小特征大小来说并不严重，但是对大约20纳米的最小特征大小来说是严重的。尽管所期望的是利用较小的器件大小以减少成本，但数据保留是严重的问题，特别是对于某些重要数据，对所述重要数据的误读可能会有严重的后果。
[0034]图4A和4B示出了根据本发明的一个实施例的NAND闪速存储器的两个不同的视图。具体地，图4A示出了两个不同大小的字线WL0-WL3。两个字线WL2、WL4具有宽度F，所述F为所使用的工艺的最小特征大小。还示出了两个字线WLO、WLl，其具有宽度2F，即最小特征大小的两倍。宽度2F是一个示例，并且应理解的是，在不同的实施例中可以使用各种大小。
[0035]位线具有宽度F，使得位线间距为2F( S卩，在图4A的x-方向中图案从一个图案到下一个以2F的偏移量而重复)。电荷存储元件、诸如浮置栅极以与在覆盖的字线自对齐的方式形成，其中字线覆盖位线。这可以通过利用单个图案蚀刻穿过包括字线材料和浮置栅极材料的材料的堆叠而实现。因此，如图4A中可以看到，在较宽的字线之下的电荷存储元件比在较小的字线之下的电荷存储元件大。例如，在WLl之下的浮置栅极401比在字线WL2之下的浮置栅极403大，尽管两个浮置栅极都沿着位线BLO并且从而具有相同的X-尺寸(沿X-方向的尺寸)。这样的较大的电荷存储元件如图3所示具有更长的数据保留时间。因此，将沿较小的字线WL2、WL4的存储器单元与沿较宽的字线WL0、WL1的存储器单元比较，可以从图3中看到，沿较宽的字线的较大的存储器单元(具有较大的电荷存储元件)提供更长的数据保留时间。
[0036]图4B示出了沿图4A中由B-B’所表示的平面的截面图。可以看到的是，沿较宽的字线WLO、WLl的存储器单元相比于沿较窄的字线WL2、WL3的存储器单元在位线方向(Y-方向)上伸长。字线之间的间隔被示出为在较窄的字线之间、在窄的字线和较宽的字线之间、以及在较宽的字线之间都是统一的。在该示例中，所有字线之间的间隔是F，即最小特征大小。但是，在其它示例中，这样的间隔也可以被修改并且不一定是统一的。例如，较窄的字线(具有宽度F)之间的间隔可以是F，而较宽的字线(具有宽度2F)之间的间隔可以更大，例如2F。这可以提供更少的单元-到-单元的耦合和干扰，这通常是所期望的并且值得付出额外的空间。
[0037]可以看到的是，两种不同的类型的存储器单元被形成在相同的存储器阵列中，并且这两种不同类型的存储器单元具有不同的特性。较小的单元更便宜(即在给定面积中可以形成更多的单元并且每个单元的边际成本更低)。较大的单元具有更长的数据保留时间。较大的存储器单元也可能损耗得更缓慢。因此，当较小的存储器单元可能平均在N个写入-擦除循环之后被损坏时，较大的存储器单元可能在L*N个写入-擦除循环之后被损坏，其中L大于I (例如L= 10)。存储器可以通过基于将被存储的数据的性质选择存储数据的位置来利用两种类型的存储器单元。
[0038]在一个实施例中，存储器系统将较大的存储器单元操作为在存储器阵列中的分离的分区。这样的分区可以被称为数据保留(DR)分区，因为数据保留是特别感兴趣的特性。但是，该分区具有其它特性，并且本发明的多个方面涉及除了数据保留之外的特性。例如，这样的分区对写入-擦除循环具有较大耐受力并且可能具有其它特性。因此，术语“数据保留分区”或者“DR分区”不应被窄义理解，而是可以指具有除了仅数据保留特性以外的其它特性的分区。
[0039]在存储器包括由较大的存储器单元形成的DR分区的情况下，存储器系统可以利用这样的较大的单元的益处