二阻抗与该第Ξ阻抗之 间的连接点，与具有比第二负电压的节点的负电压更低的负电压的一第Ξ负电压的节点之 间。
[0041] 上述负基准电压产生电路，还包括：一缓冲放大器，将该差动放大器输出的负基准 电压缓冲放大后输出，其中该多个第一PM0S晶体管的栅极及该第二PM0S晶体管的栅极连 接到该缓冲放大器的输出端子，取代连接到该差动放大器的输出端子。
[0042] 上述负基准电压产生电路中，该第二阻抗与该第Ξ阻抗分别是由二极管连接的 M0S晶体管所形成。
[0043] 本发明还提出一种负基准电压产生系统，包括：一负电压产生器，根据正基准电压 或者是回应预定的控制信号而产生负电压；W及上述各种负基准电压产生电路，将产生的 该负电压作为该第二负电压或该第Ξ负电压来产生该负基准电压。
[0044] 上述负基准电压产生系统，还包括：一调节电路，将该负基准电压产生电路所产生 的负基准电压转换为其他的负基准电压。 W45] 上述负基准电压产生系统，还包括：一启动电路，在电源开启时将预定的负电压施 加于该多个第一PM0S晶体管的漏极。
[0046] 因此，根据本发明的负基准电压产生电路及负基准电压产生系统，能够提供比起 现有技术高精度的负基准电压，并且能够提供电路构造简单的负基准电压产生电路及负基 准电压产生系统。
【附图说明】
[0047]图1是显示本发明一实施型态的负基准电压产生电路1的构造的电路图。 W48] 图2是显示图1的负基准电压产生电路1的实际例子的电路图。
[0049] 图3A是显示使用图1的负基准电压产生电路1的负基准电压产生系统的构造的 电路图。
[0050] 图3B是显示图3A的负基准电压产生系统的变形例的构造的电路图。
[0051] 图4是显示图1的负基准电压产生电路1的基本电路的电路图。
[0052] 图5是显示图4的基本电路加上周边电路的应用电路的电路图。
[005引图6A是实施例1的NOR型快闪存储器的纵剖图，是W最大电压18V进行利用傅 勒-诺德翰穿隧的编程/擦除操作时所必须的电压关系图。
[0054]图她是实施例1的NOR型快闪存储器的纵剖图，是W最大10V进行利用傅勒-诺 德翰穿隧的编程/擦除操作时所必须的电压关系图。 阳化5] 图7是显示实施例2的负电压产生器的构造的电路图。
[0056] 图8是显示实施例3的负电压产生电路的构造的电路图。
[0057] 图9是显示使用负基准电压的负电压产生电路的构造例的电路图。 阳05引图10是显示实施例4的负基准电压产生电路的构造的电路图。
[0059] 图11是显示实施例5的负基准电压产生电路的构造的电路图。
[0060] 附图符号说明
[0061] 1~负基准电压产生电路；
[0062] 2、2A~负电压产生器；
[0063] 3~调节电路； W64] 4~相位补偿电路； 阳0化]5~巧位型基准电压电路；
[0066] 6~缓冲放大器； W67] 7~启动电路；
[0068] 10、20、31、32、41、60 ~差动放大器；
[0069] 21、33、42 ~充电累；
[0070] 50~电流源；
[0071] 101~控制栅极； 阳07引 102~源极； 阳07引 103~漏极；
[0074] 104~浮动栅极；
[0075] CP1~晶体管电路；
[0076] Cc~电容；
[0077]Iref~基准电流；
[0078]P化ef~正基准电压； 阳ο巧]口1-1~口1-111、口2、口3、口11、口12、口31、口32~口]\?)8晶体管；
[0080] Ν0、Ν1、Ν2、Ν3、Μ、Ν5、Ν21、Ν22 ~节点；
[0081] Ν11、Ν12、Ν51、Ν52 ~NM0S晶体管；
[0082] NVref~负基准电压；
[0083] Rc、Rd、Rs、R0、R1、R2、R11、R31、R32、R41、R42、R51、R52、R61、R62 ~阻抗；
[0084] V1、V2~供给电源；
[00化]Vdd、"Vpp~电源电压；
[0086] Vss~接地电压；
[0087] 化η、化eg~负电压；
[0088] VN0、VN3~节点电压。
【具体实施方式】
[0089] W下参照【附图说明】本发明的实施型态。W下的各实施型态中，相同的构成要素会 标示相同的符号。
[0090] 图1是显示本发明一实施型态的负基准电压产生电路1的构造的电路图。图1的 负基准电压产生电路1包括巧位型基准电压电路5、例如W运算放大器构成的差动放大器 10、缓冲放大器6。在此，巧位型基准电压电路5是由阻抗Rd、R0、R1、R2、多个m个PM0S晶 体管P1-1~Pl-m并联而成的晶体管电路CP1、W及PM0S晶体管P2。在此，晶体管电路CP1 中，PM0S晶体管P1-1~Pl-m的各对应的电极彼此连接，PM0S晶体管P1-1~Pl-m、P2较 佳的是彼此W实质相同的尺寸来形成。Vss是接地电压（=0V)，化η是负电压源的预定的 负电压。
[0091] 图1中，阻抗Rd是稳定电平的调整用阻抗，阻抗Rd的一端连接接地电压Vss,另一 端连接节点NO。节点NO通过用来稳定负基准电压用的阻抗R0来连接节点M。节点Μ连 接至晶体管CP1的PM0S晶体管Ρ1-1~Pl-m的各源极，PM0S晶体管Ρ1-1~Pl-m的各漏 极连接至节点N1。PM0S晶体管P1-1~Pl-m的各栅极与PM0S晶体管P2的栅极连接，并连 接至N5。节点N1通过阻抗R1连接至节点N3。节点NO连接至PM0S晶体管P2的源极，其 漏极连接至节点N2并且通过阻抗R2连接至节点N3。在此，节点N1的电压施加至差动放大 器10的非反转输入端子，节点N2的电压施加至差动放大器10的反转输入端子。差动放大 器10将输入的二电压的电压差放大输出。
[0092] 差动放大器10连接有负电压源的预定负电压化η及接地电压Vss,差动放大器10 的输出端子连接至PM0S晶体管P3的栅极。PM0S晶体管P3的源极连接至接地电压Vss,其 漏极连接至节点N5及通过阻抗R3连接至节点N3,节点N3连接至负电压源的负电压化η。
[0093] 图2是显示图1的负基准电压产生电路1的实际电路例的电路图。图2的电路与 图1的电路比较后有W下几点的差异：（1)差动放大器10包含PM0S晶体管P11、P12、NM0S 晶体管N1UN12、阻抗R11 ;(2)阻抗R1被漏极与栅极相连的，也就是所谓「二极管连接」的 NM0S晶体管N21W及阻抗Rs所取代；（3)阻抗R2被漏极与栅极相连的，也就是所谓「二极 管连接」的NM0S晶体管N22W及阻抗Rs所取代；（4)W电容Cc及阻抗Rc的串联电路所构 成的相位补偿电路4连接于差动放大器10的输出端子与节点N5之间。
[0094] 当NM0S晶体管N21及N22为P基板的情况下，需要Ξ层井的构造，并且可W不用 NMOS晶体管而用PMOS晶体管构成。也就是说，NMOS晶体管N21及N22可W被任意二极管 连接的M0S晶体管取代。 阳0巧]如W上构造的图1及图2的负基准电压产生电路中，节点N1的电压是由阻抗R0 的电压W及由多个m个PM0S晶体管P1-1~Pl-m并联而成的晶体管电路CP1的漏极-源 极电压所决定，而节点N2的电压是由PM0S晶体管P2的漏极-源极电压所决定。藉由差动 放大器10检测出运些电压，再WPM0S晶体管P3与阻抗R3构成的缓冲放大器6缓冲放大 差动放大器10的输出后回授到PM0S晶体管P1-1~Pl-m、P2的栅极，藉此将节点N1、N2的 电压控制在同电位，但同时节点N5的电压也就是负基准电压NVref会控制在不受电源电压 影响的一定值。此电压依PM0S晶体管的特性而定，但藉由适当地选择阻抗R0、Rd及PM0S 晶体管的尺寸能够消除或极小化溫度依赖性，运点相当重要。
[0096] 本实施型态中，从新的mos基准电压产生电路产生负基准电压NVref，负电压源的 负电压化η?NVref)产生（I化ηI〉INVrefI)，该M0S基准电压产生电路使用负电压源的负电 压化η及接地电压Vss来动作。在此，负电压源的负电压化η是由负电压充电累产生并由 例如现有技术的负电压控制电路所控制。
[0097] 图3Α是显示使用图1的负基准电压产生电路1的负基准电压产生系统的构造的 电路图。图3Α中，负基准电压产生系统包含：（1)专利文献1所掲示的现有技术的电路，也 就是根据正