[0039]30:第三方向
[0040]32:区域位线
[0041]34:源极线
[0042]36:奇数接地选择线
[0043]38:偶数接地选择线
[0044]40:字线
[0045]200:垂直连接器
[0046]202:垂直连接器
[0047]210:串选择晶体管
[0048]212:串选择晶体管
[0049]214:串选择晶体管
[0050]220:存储单元
[0051]222:存储单元
[0052]224:存储单元
[0053]230:接触衬垫
[0054]232:接触衬垫
[0055]240:延伸部
[0056]242:延伸部
[0057]244:延伸部
[0058]258:群组译码器
[0059]260:区块选择晶体管
[0060]261:列译码器
[0061]263:页缓冲器
[0062]510:虚设晶体管
[0063]512:串选择开关
[0064]514:虚设晶体管
[0065]600:三维「反及」闪存
[0066]610e:虚设晶体管
[0067]610ο:虚设晶体管
[0068]612:串选择开关
[0069]700:三维「反及」闪存
[0070]800:三维「反及」闪存
[0071]BL11、BL21、BL31:区域位线
[0072]BLCe:传输栅极驱动信号
[0073]BLCo:传输栅极驱动信号
[0074]BL<0> ?BL〈7>:金属位线
[0075]CMBL:共通位线电容性耦合
[0076]CPAD:位线结构电容性耦合
[0077]CSL:共同源极线
[0078]GBLn-1、GBLn, GBLn+1:共通位线
[0079]GSL:接地选择线
[0080]GSLe:偶数接地选择线[0081 ]GSLo:奇数接地选择线
[0082]MBL:金属位线
[0083]MBLe:偶数位线
[0084]MBLo:奇数位线
[0085]SSL:串选择线
[0086]SSLn_l、SSLn、SSLn+l:串选择线
[0087]tl ?t6:时间
[0088]WLn-1、WLn、WLn+Ι:字线
[0089]S610、S620、S630、S640、S650、S820、S830、S840、S850:步骤
[0090]Vpch:电压
[0091]Vt:阈值电压
【具体实施方式】
[0092]在此介绍应用于三维垂直栅极(3DVG)「反及」闪存中的闪存的连续感测方法的一个例示性实施例，但不限于此。
[0093]图1及图2说明包含存储单元的区块12的三维存储器元件10。三维存储器元件10揭露例如美国第8，587，998号的「具有读取位线遮蔽的三维存储器阵列(3D MemoryArray With Read Bit Line Shielding)」专利内文中，在此引用此美国专利的内容引用做为本文的一部分。存储单元的区块12包含8个层级13，如图1所示。每一个层级13包含存储单元串。存储器元件10亦包含一系列的字线14。字线14在第一方向16上延伸，且存储单元串在第二方向18上延伸。串选择线20在第一方向16上延伸，且经由位于存储单元串的末端处的串选择开关而连接至所选择的存储单元串。在这样设定的串选择线20连接至每一层级的串选择开关的叠层，以使得SSL线信号所选择的是线的一个叠层，而不是仅选择一条线。串选择开关通常为晶体管。存储器元件10亦包含共通位线22，有时在图式中以金属位线MBL表示,其在第二方向18上延伸,通过位线插塞28而在每一层级13处I禹接至第一位线结构24及第二位线结构26，有时称为位线衬垫。第一位线结构24及第二位线结构26在第三方向30上配置在彼此的顶部上，且定位于存储单元的区块12的第一末端及第二末端处。因此，每一层级13的存储单元在第一末端处具有连接至存储单元的第一位线结构24，且在第二末端处具有连接至存储单元的第二位线结构26。如图所示，8条共通位线22与位线结构24、26的8个层级13 —起使用。
[0094]存储器元件10亦包含区域位线32，如图2所示，其位于存储单元的区块12内以第二方向18延伸。可见，针对每一共通位线22存在两条区域(Local)位线32。存储器元件10包含其他特征，包含源极线34、奇数接地选择线36、偶数接地选择线38以及字线40，其全部在第一方向16上延伸。
[0095]图3为用于说明三层级存储单元的三维「反及」(NAND)闪存阵列的实例的一部分示意图，所述实例表示可包含许多层级的存储单元区块。
[0096]包含字线WLn_l、WLn、WLn+l的多条字线沿着第一方向16平行地延伸。字线与列译码器261电通信。字线连接至串联地配置为「反及」串的存储单元的栅极。字线WLn表示字线。如图2所示，字线WLn垂直地连接至字线WLn之下的每一层级中的存储单元的栅极。
[0097]多条区域位线沿着行配置以便在存储器阵列的各层级中形成「反及」串。所述阵列包含在第三层级的区域位线BL31、第二层级的区域位线BL21以及第一层级的区域位线BLll0存储单元在对应的字线与对应的区域位线之间具有介电质电荷俘获结构。在此说明中，为简单起见，在「反及」串中，存在三个存储单元。举例而言，第三层上由区域位线BL31形成的「反及」串包括存储单元220、222、224。在传统的实施方式中，「反及」串可包括16个、32个或更多的存储单元。
[0098]具有串选择线SSLn-1、SSLn、SSLn+1 (20)的多条串选择线与选择串的群组的群组译码器258 (其可为列译码器261的一部分)电性连接。串选择线连接到配置于存储单元「反及」串的第一末端处的串选择晶体管的栅极。每一串选择线垂直地连接至每一层级中的串选择晶体管的行的栅极。举例而言，串选择线SSLn+Ι连接至三个层级中的串选择晶体管的栅极。
[0099]特定层级上的区域位线通过对应的串选择晶体管而在特定层级上选择性地耦接至延伸部。举例而言，第三层级的区域位线通过此层级中对应的串选择晶体管而选择性地耦接至延伸部240。类似地，第二层级的区域位线选择性地耦接至延伸部242，且第一层级的区域位线选择性地耦接至延伸部244。
[0100]每一层级中的延伸部包含对应的接触衬垫(Contact Pad),其用于与稱接至对应共通位线的垂直连接器接触。举例而言，第三层级中的延伸部240经由接触衬垫230及垂直连接器200耦接至共通位线GBLn-1。第二层级的延伸部242经由接触衬垫232及垂直连接器202而耦接至共通位线GBLn。第三层级上的延伸部244耦接至共通位线GBLn+1。
[0101]共通位线GBLn-1、GBLn及GBLn+1 (22)耦接至阵列中的额外区块(未图示)且延伸至页缓冲器(Page Buffer) 2630以此方式，建立了三维译码网络，其中使用一条字线、全部或一些位线以及一条串选择线而存取所选择的存储单元的一页。
[0102]区块选择晶体管配置于「反及」串的第二末端处。举例而言，区块选择晶体管260配置于由存储单元220、222、224形成的「反及」串的第二末端处。接地选择线GSL连接至区块选择晶体管的栅极。接地选择线GSL与列译码器261电通信以在操作期间接收偏压电压。
[0103]区块选择晶体管用于将区块中的所有「反及」串的第二末端选择性地耦接至共同源极线CSL上所提供的参考电压。共同源极线CSL在操作期间自偏压电路(此处未图标)接收偏压电压。在一些操作中，CSL偏压至低于耦接至「反及」串相对另一端的位线电压的一参考电压，而不是接地或接近接地的电压。
[0104]图4中说明一些三维存储器元件(诸如，图1及图2的元件10)的主要位线负载。亦即，主要位线负载是因邻近共通位线与邻近位线衬垫两者所致。邻近共通位线22导致由图4中CMBL指示的共通位线电容性耦合以及该图中由CPAD指示的位线结构(有时称为位线衬垫)电容性耦合。
[0105]三维存储器结构的缺点在于读取吞吐量因为需要遮蔽邻近位线的耦合效应而减少。在每一次的读取中，都须要读取偶数或奇数共通位线。邻近共通位线可用于遮蔽的目的。在此种存储器结构中，在一个读取操作中仅存取位线的二分之一。
[0106]参看图5A，图5A示意性地说明在每一个对应于偶数存储器串的三维「反及」闪存的示意性等效电路。在此实施例中，八个金属位线(BL)集合的