。通常，控制器122与一个或多个存储器管芯108包括在同一存储器设备100 (例如，可移除存储卡)中。命令和数据经由线路120在主机与控制器122之间以及经由线路118在控制器与一个或更多个存储器管芯108之间传输。
[0062]控制电路110与读/写电路128协作以对存储器阵列126执行存储操作，并且控制电路110包括状态机112、片上地址解码器114以及电力控制模块116。状态机112提供对存储器操作的芯片级控制。片上地址解码器114提供由主机或存储器控制器使用的地址(ADDR)与由解码器124和132使用的硬件地址之间的地址接口。电力控制模块116控制在存储器操作期间供给至字线和位线的电力和电压。电力控制模块116可以包括用于字线层和字线层部分的驱动器、漏极侧选择栅驱动器和源极侧选择栅驱动器(例如，称为诸如NAND串的存储器单元串的漏极侧或端和源极侧或端)以及源极线。在一种方法中，感测块130可以包括位线驱动器。
[0063]在一些实现方式中，可以将部件中的一些部件进行组合。在各种设计中，除存储器阵列126之外的部件中的一个或更多个部件(单独地或组合地)可以被看作至少一个控制电路。例如，控制电路可以包括下述中的任一个或其组合:控制电路110、状态机112、解码器114/132、电力控制模块116、感测块130、读/写电路128和控制器122等。
[0064]在另一实施方式中，非易失性存储器系统使用双行/列解码器以及读/写电路。各个外围电路对存储器阵列126的访问在该阵列的相对侧以对称方式来实现，以使得每侧的访问线和电路的密度减小了一半。因此，将行解码器分成两个行解码器以及将列解码器分成两个列解码器。类似地，将读/写电路分成从阵列126的底部连接至位线的读/写电路以及从阵列126的顶部连接至位线的读/写电路。以这种方式，读/写模块的密度减小了一半。
[0065]还可以使用除NAND闪速存储器之外的其他类型的非易失性存储器。
[0066]图2A描绘了块200的U形NAND实施方式的顶视图，其示出了示例S⑶线子集SGDL-SBO和SGDL-SBl作为图1A中的BLKO的示例实现。该视图属于堆叠中的多个字线层之中的代表层。此外参照图2C和图2D，该堆叠包括交替的介电层和导电层。介电层包括DO至D5，并且可以由例如Si02制成。导电层包括:作为背栅层的BG;作为字线层的WLLO至WLL23，例如在该层处至存储器单元的控制栅极的导电路径；以及作为选择栅层的SG，例如至NAND串的选择栅晶体管的控制栅的导电路径。图2A的字线层(WLL)可以表示例如WLLO至WLL2 3中的任一个。例如，在具有二十四个字线层的示例中，导电层可以包括例如掺杂的多晶硅或金属硅化物。可以向背栅施加5V至1V的示例电压以保持连接漏极侧列和源极侧列的导电状态。
[0067]对于每个块，字线层被划分成两个字线层部分(或平面)202和204。每个块包括缝隙图案(slit pattern)。缝隙是在堆叠中通常从在底部的蚀刻终止层垂直地延伸至堆叠的至少顶层的空隙。可以用绝缘材料填充缝隙以使字线层部分彼此绝缘。缝隙206是单个连续缝隙，其在块中以Z字形图案延伸，以使得块被划分成彼此绝缘的两个部分202和204。由于字线层部分被可以独立地驱动，因此该方法可以在控制存储器单元时提供更大的灵活性。
[0068]每个块包括用圆圈表示的多行柱状(例如竖直的)存储器孔或柱(pillar)。每行表示附图中竖直组的列。存储器孔在堆叠中垂直地延伸，并且包括诸如竖直NAND串中的存储器单元。沿线220的示例存储器单元列包括CO至CU。由于通常使用在图中左右延伸的更多行的存储器孔，所以该图表示简化情况。此外，附图不一定按比例绘制。存储器单元列可以以诸如子块的子集来布置。
[0069]存储器单元的子集可以具有不同的类型，诸如WL子集、SGD线子集和BL子集。
[0070]结合图2C和图2D来进一步详细地描绘块的一部分209。
[0071]图2B1描绘了图2A的块200，其示出了示例字线子集WL23D-SB和WL23S-SB以及示例位线子集BL-SBO和BL-SB1。该示例假定描绘WLL23层。WLL23S-SB是与在每个U形NAND串的源极侧的一个(例如，恰好一个)存储器单元连通的字线层部，而WLL23D-SB是与在每个U形NAND串的漏极侧的一个(例如，恰好一个)存储器单元连通字线层部分。
[0072]当使用U形NAND串时，每个SGD线子集可以包括存储器单元列中的两个相邻行。在子集中，相邻行被缝隙分隔开。在缝隙的一侧的存储器单元列是NAND串的漏极侧列(例如，图2C或图2D中的CO、C3、C4和C7)，而在缝隙的另一侧的存储器单元列是NAND串的源极侧列(例如，图2C或图2D中的Cl、C2、C5和C6)。要指出的是，两个漏极侧列之间的两个源极侧列的图案在y方向上重复。
[0073]字线驱动器可以向字线层部分202和204独立地提供诸如电压波形等信号。
[0074]附图未按比例绘制并且未示出所有存储器列。例如，更实际的块可以在所示的y方向上具有12个存储器列，但在X方向上具有很大数量的(诸如32k个)存储器列，块中总共具有384k个存储器列。对于U形NAND串，在该示例中提供了 192k个NAND串。对于直线型NAND串，在该示例中提供了384k个NAND串。假设每列具有四个存储器单元，则该集合中具有总共384kX 4 = I，536k或I，536，000个单元。
[0075]以下结合图2B4来进一步描述块200的NAND串集合。这表示具有由共同的SGD线控制的SGD晶体管的NAND串集合。在一种方法中，这还表示被编程的存储器单元的单位。还描绘了另外的NAND串集合211至215。
[0076]图2B2描绘了图2A的块200，其示出了示例NAND串集合210至215JAND串集合210包括诸如图2B3中所描绘的示例NAND串NSO以及图2B4中所描绘的示例存储器单元MCD23-0、MCD23-1、MCD23-2、…、MCD23_14。在该记法中，“MC”表示存储器单元，“D”表示NAND串的漏极，以及编号(0，I，2，...，14)表示NAND串的基于其在堆叠中的位置的编号。还描绘了NAND串NS1、NS2和NS3(参见例如图2B)。
[0077]图2B3描绘了图2B2的示例NAND串NS0。示例NAND串具有在位线(BL)与背栅(BG)之间延伸的漏极侧260以及在源极线(SL)与BG之间延伸的源极侧261。漏极侧包括SGD晶体管和由控制栅CGDO至CGD23表示的存储器单元。源极侧包括SGS晶体管和由控制栅CGSO至CGS23表示的存储器单元。可选地，可以在每一侧设置一个或更多个虚拟晶体管。
[0078]在该示例中，存储器单元被分配成组GO至G3。每个组包括存储器孔的具有相同直径的部分。在该情况下，可以针对每个组定制编程和感测操作。此外参照图10D，其示出了在感测操作期间针对每个组使用单独的读通电压(Vrp)。每个组包括在漏极侧和在源极侧的存储器单元。在另一方法中，所述组具有不等数目的存储器单元。可以使用两个或更多个组。组可以包括字线层部分范围中的NAND串集合内的所有存储器单元。例如，在NAND串集合210中，GO可以包括在WLLO至WLL6范围内的存储器单元，Gl可以包括在WLL7至WLL12范围内的存储器单元，Gl可以包括在WLL13至WLL18范围内的存储器单元以及G3可以包括在WLL19至WLL23的范围内的存储器单元。
[0079]图284描绘了集合210的图282的示例熟冊串吣0、吣0-1、呢0-2^"、略0-14。存储器单元集合SetD-23包括在WLL23处的NAND串集合的漏极侧的所有存储器单元，包括MCD23-0、MCD23-1、MCD23-2、…、MCD 23-14。这些存储器单元与相应存储器孔MHO、MH0_1 ^MH0-2、…、MHO-14的具有相对较宽直径的部分相邻并且因此在编程和感测操作中能够以相似的方式进行处理。另一示例存储器单元集合SetD-O包括在WLLO处的NAND串的漏极侧的所有存储器单元，包括MCDO-O、MCDO-1、MCD0_2、…、MCD0_14。这些存储器单元与相应存储器孔的具有相对较窄直径的部分相邻并且因此在编程和感测操作中能够以类似方式进行处理。可以在字线层中的每个字线层处的NAND串集合中定义另外的存储器单元集合。
[0080]例如，MHO部分 270、274、278 和 282、MH0-1 部分 271、275、279和283、]\^0-2部分272、276、280和284以及MH0-14部分273、277、281和285在直径上渐进地变小。作为简化情况，存储器孔直径(Dmh)被示出为以一致的步长减小。实际上，存储器孔直径倾向于诸如图2F所示的那样逐渐地增加。参照图283，60、61、62和63分别表示与存储器孔部分282至285、278至281、274至277以及270至273相邻的存储器单元。
[0081 ]图2C描绘了堆叠230的实施方式，其示出了图2A的块200的一部分209沿线220的横截面图，其中字线层具有一致的厚度并且存储器孔具有另一种一致的厚度。Lcg表示存储器单元的控制栅长度，其与每个字线层的厚度或高度相同。在多层堆叠中描绘存储器单元列CO至C7。堆叠230包括衬底101、衬底上的绝缘膜250以及绝缘膜上的作为导电层的背栅层BG。在背栅的在U形NAND串的各对存储器单元列下面的部分中设置有沟槽(trench)。在沟槽中还设置有被设置在这些列中以形成存储器单元的材料层，并且用半导体材料填充沟槽中的剩余空间以提供连接这些列的连接部分263至266。背栅从而连接每个U形NAND串的两个列。例如，NS0(NS = NAND串)包括列CO和Cl以及连接部分263，并且具有漏极端232和源极端240。呢1包括列C2和C3以及连接部分264，并且具有漏极端244和源极端242。呢2包括列C4和C5以及连接部分265AS3包括列C6和C6以及连接部分266。
[0082]描绘了来自图2B2的与CO对应的MHO以供参考。即使存储器孔被填充，存储器孔也被认为出现在最终的存储器设备中。存储器孔被示出为从堆叠的顶部273到底部238渐进地并且逐渐地变窄。存储器孔为柱状并且至少从多个字线层的顶部字线层(WLL23)延伸至多个字线层的底部字线层(WLLO)。
[0083]源极线SLO连接至两个相邻存储器串NSO和NSl的源极端240和242 JLO还连接至在X方向上在NSO和NSl后面的其他存储器串集合。注意，堆叠230中另外的U形NAND串(例如，来自图2B4的NS0-1、NS0-2、‘"、NS0-14)在横截面图中所描绘的U形NAND串后面(例如沿着X轴)在S⑶线方向上延伸。U形NAND串NSO至NS3各自位于不同的SGD线子集中，但是位于共同的BL子集中。
[0084]还作为示例描绘了来自图2A的缝隙206。在横截面中，看到多个缝隙部分，其中每个缝隙部分处于U形NAND串的漏极侧列与源极侧列之间。还描绘位线BLO的一部分。
[0085]在图3A中更详细地示出了堆叠的区域236。
[0086]字线层WLLO至WLL23以及介电层DO至D24在堆叠中交替地延伸。SG层处于D24与D2之间。每个字线层具有漏极层部分和源极侧部分。例如，与图2B1—致，WL23-SB是WLL23的源极侧子块，而WL23D-SB是WLL23的漏极侧子块。在每个字线层中，对角线图案化区域表示源极侧子块，而非图案化区域表示漏极侧子块。
[0087]图2D描绘了堆叠231的实施方式，其示出了图2A的块200的一部分209沿线220的横截面图，其中字线层具有随着存储器孔渐进变窄而渐进变大的厚度。例如，使用图2B3的组分配，G3、G2、G1和GO中的字线层的厚度分别是LCg3、Lcg2、Lcgl和LcgO，其中Lcg3〈Lcg2〈LcgKLcgO，以使得从堆叠的顶部移动至底部，字线层渐进变大。这是一个示例方法。另一示例方法是具有较小或较大组的具有相同的厚度的字线层，和/或针对一个或更多个字线层具有唯一厚度。也可以是其他方法。具有更多个组使能够基于关联的存储器孔来更大地定制每个字线层的特征，但可能会增加复杂度。
[0088]图2E描绘了用于形成根据图2D的存储器设备的过程。该过程表示简化情况。步骤S290涉及在存储器设备的衬底上形成诸如布线层的下部金属层。在U型NAND串的情况下，步骤S291涉及在衬底上沉积背栅层。步骤S292涉及沉