堆栈式半导体装置及其制作方法
堆栈式半导体装置及其制作方法
【专利摘要】本发明涉及堆栈式半导体装置及其制作方法，本文所述的一种说明性装置包括：装置基板，包含有毗邻其前侧形成的多个第一晶粒；玻璃窗口晶圆，附接于装置基板背侧，其中该玻璃窗口晶圆包含有形成于其中的多个开口及在装置晶圆热膨胀系数加减200-500%范围内的热膨胀系数，以及多个第二晶粒，各安置于该玻璃窗口晶圆中开口的其中之一内并与该些第一晶粒的其中之一且电性耦接。
【专利说明】堆栈式半导体装置及其制作方法
【技术领域】
[0001]本揭露是普遍与精密半导体装置的制造相关，并且更明确地与以工程化热膨胀系数(CTE)来使用玻璃窗口晶圆封装堆栈式半导体装置的各种方法以及使用此玻璃窗口晶圆的封装型半导体装置相关。
【背景技术】
[0002]如CPU储存装置、ASIC (特殊应用集成电路)及诸如此类等先进集成电路的制造需要根据指定的电路布局在给定芯片区域中形成大量电路组件。场效晶体管(NFET和PFET晶体管)代表一种实质决定此等集成电路效能的重要电路组件类型。在使用例如M0S技术制造复杂集成电路期间，例如NFET晶体管及/或PFET晶体管的数百万个晶体管是形成于含括有晶态(crystalline)半导体层的基板上。近年来，现代、超高密度集成电路的装置特征已稳定降低尺寸以增强电路的整体速度、效能及功能。所以，半导体产业因显着并且持续改良如晶体管、电容、二极管及诸如此类等各种电子组件的积体密度而已经历大幅成长。这些改良的实现主要是因为持续且成功缩减组件的关键尺寸(亦即最小特征尺寸)而直接导致制程设计者有能力将愈来愈多组件整合到半导体芯片的给定区域内。随着已将装置特征积极缩减，并且在单一芯片表面上容纳更多半导体组件，已将供集成电路产生「接线」所需的必要电互连件数目大幅减少。所以，整体电路布局已变得更复杂并且更紧密(densely-packed)。再者，即使光刻制程的改良已显着提升2D电路设计的积体密度，单纯的特征尺寸缩减正快速迫近目前只在二维所达到的限制。
[0003]半导体制造通常含括在装置晶圆前侧形成多个集成电路产品或晶粒。为形成晶粒所进行的制程作业(process operation)称为前段(FE0L)制程(例如，在基板上形成装置的制程)以及后段(BE0L)制程(例如，构成芯片接线图案的各种金属化层的形成)。一般而言，装置晶圆的起始厚度(starting thickness)有非常少是实际用在制作半导体装置，也就是说，晶圆中装置区域的深度可小于10微米(ym)。因此，装置晶圆的起始厚度有大比例是实质不需供集成电路装置电性动作。所以，在完成FE0L和BE0L制程后，装置晶圆的厚度通常藉由在装置晶圆背侧进行研磨处理而予以缩减以移除基板材料直到装置晶圆缩减至其最终期望厚度。然而，装置晶圆的最终厚度必须大到足以确保集成电路可耐受封装作业并且耐受集成电路产品用的预期商业环境(intended commercial environment)。简单说来，在最终集成电路产品中缩减晶圆整体厚度是有恒定压力(constant pressure)的。在例如手机和其它可携式消费性电子装置等许多应用中，期望将集成电路产品中的基板制作成尽可能薄以缩减最终消费性产品的实体尺寸和重量。
[0004]随着单一芯片上的电子装置数目快速增加，已针对某些半导体装置来利用三维(3D)集成电路布局、或堆栈式芯片设计以便克服与2D布局相关的某些特征尺寸及密度限制。一般而言，在3D集成电路设计中，二或更多颗半导体晶粒是接合(bond)在一起的，并且在各晶粒之间形成电连接。一种促进芯片对芯片电连接的方法是使用所谓的基板穿孔或硅穿孔(TSV’s)。TSV是完全穿过硅晶圆或晶粒的垂直电连接，容许将垂直对齐(align)的电子装置互连更简化，藉以将集成电路布局复杂度以及多芯片电路的整体尺寸显着缩减。一般的TSV的直径范围可为6至100微米或更小，并且随着技术进步，有将其制作到更小的恒定压力。
[0005]制造集成电路产品或芯片后，必须提供与芯片建立电通讯的手段。一般而言，此含括形成与晶粒导电性耦接的导电「凸块(bumps)」(呈各种形状及形式)。在某些情况下，这些导电凸块的直径可较大，例如大约100微米左右。如上所述，制造内含多个晶粒的装置晶圆后，藉由在装置晶圆的背侧进行研磨制程将装置晶圆薄化至其期望的最终厚度。在研磨制程开始前，在装置晶圆的前侧使用粘着材料以与通常为另一硅晶圆的载体晶圆附接。不幸的是，由于导电凸块的实体尺寸，装置晶圆与载体晶圆之间的粘着材料层必须较厚，这会增加生产成本及时间。装置晶圆前面出现的较大导电凸块也可对研磨制程所产生的薄化晶圆造成负面效应。更具体地说，与装置晶圆前侧出现较大导电凸块相关的较高形状结构(topography)可在薄化晶圆中造成不良厚度的变异。
[0006]为了避免上述装置晶圆前侧形成导电凸块时关于堆栈式晶粒的某些问题，已采用其中的导电凸块是在已将堆栈进行后在前侧形成的各种技术。图1A描述已进行FE0L和BE0L处理以在装置晶圆或基板12前侧12F形成多个集成电路产品或晶粒11 (图中仅描述两颗)后封装制程期间于一点位的一个说明性先前技术装置10。装置晶圆12也具有背侧12B。在本具体实施例中，也已在装置晶圆12中形成多个说明性TSVs 13并且装置晶圆12前侧12F未形成导电凸块。已于图1A所示的点位将装置晶圆12薄化至其最终期望厚度12T。装置晶圆12是藉由粘着材料16而紧固于载体晶圆或基板14。同样在图1A中描述的是所谓的硅窗口晶圆18以及藉由说明性导电凸块22及TSVsl3至与装置晶圆12上的晶粒11电性耦接的多个堆栈式晶粒20。堆栈式晶粒20是安置于硅窗口晶圆18中形成的开口内。底层填充材料24(under-fill material)将堆栈式晶粒20、装置晶圆12与导电凸块22之间的间隙填充。粘着材料25是用于使硅窗口晶圆18紧固于装置晶圆12并且将窗口晶圆18中开口内的晶粒20紧固。图式中所述堆栈式晶粒20及晶粒11是意图代表任何种类的集成电路产品，例如内存装置、逻辑装置、AS IC等。
[0007]现在将简述产生图1A中所示装置10的各种制程。在完成FE0L和BE0L后，必须测试、封装并且贩售晶粒11。一般而言，基板12可具有如接收自晶圆供货商大约775微米的起始厚度。基本上(Ultimately)，取决于特定应用，在进行切割作业以将多个晶粒11分开之前，将会把装置基板12薄化至可落于大约20至100微米范围的最终厚度12T。通常是使用粘着材料16藉由使晶圆12前侧12F紧固于载体晶圆14而开始薄化装置晶圆12。之后，在装置基板12整个背侧12B进行一般的研磨制程以将装置基板12缩减至其最终期望厚度12T。其次，藉由粘着材料25使硅窗口晶圆18紧固于薄化装置晶圆12的背侧12B。导电凸块22可在硅窗口晶圆18紧固之前在装置晶圆12上形成，或其可在堆栈式晶粒20上形成。接着对基板12背侧12B导电接合垫(图未示)上的导电耦接凸块22进行回流焊制程(reflow process) 0接着将底层填充材料24安置于堆栈式晶粒20与装置晶圆12之间。在某些情况下，预涂敷底层填充材料可在其于晶粒11上堆栈之前涂敷至堆栈式晶粒20。接着藉由额外的粘着材料25而在硅窗口晶圆18中的开口内紧固堆栈式晶粒20。若期望的话，图1A所示堆栈式晶粒20上方可安置额外的堆栈式晶粒。一种用于将额外晶粒堆栈的技术将增加娃窗口晶圆18的厚度而容纳额外的晶粒。[0008]图1B描绘与图1A所示类似的先前技术装置10，差异在于已将成型复合材料28利用来取代硅窗口晶圆18。在此实施例中，成型材料28是在堆栈式晶粒20与装置晶圆12导电性稱接后形成。
[0009]不幸的是，关于图1A及1B所示的具体实施例，就薄化硅装置晶圆12而言，粘着材料25与成型材料28的CTE之间分别常有较大的不匹配。若装置晶圆12的最终厚度12T已缩减至大约20至100微米等级的厚度，则此CTE不匹配引起的应力可造成如薄化的装置晶圆12脱层与破裂、装置晶圆12曲折(bowing)或扭曲(warping)、装置晶圆12局部化区域中应力层级非常高等问题。
[0010]本揭露是针对使用具有工程化热膨胀系数(CTE)的玻璃窗口晶圆封装堆栈式半导体装置的各种方法以及使用此可解决或降低一或多项以上所辨别问题的窗口晶圆的封装型半导体装置。
【发明内容】
[0011]下文呈现简化的
【发明内容】
用以对本发明的某些态样提供基本理解。本
【发明内容】
不是本发明的彻底概述。其意图不在于辨别本发明的重要或关键要素或描述本发明的范畴。其唯一目的在于以简化形式呈现某些概念作为下文更详细说明的前言。
[0012]一般而言，本揭露是针对使用具有工程化热膨胀系数(CTE)的玻璃窗口晶圆的堆栈式半导体装置以及制作此封装型半导体装置的方法。本文所揭露的一种说明性装置包括:装置基板，包含有毗邻装置基板前形成的多个第一晶粒；玻璃窗口晶圆，附接于装置基板背侧，其中该玻璃窗口晶圆包括有形成于其中的多个开口及落于装置晶圆热膨胀系数加或减200-500%范围内的热膨胀系数，以及多个第二晶粒，各安置于该玻璃窗口晶圆中该些开口的其中之一内并与该些第一晶粒的其中之一电性耦接。
[0013]本文所揭露的另一说明性装置包括硅组成的装置基板，包括有毗邻装置基板前侧形成的多个第一晶粒；玻璃窗口晶圆，附接于该装置基板背侧，其中该玻璃窗口晶圆包括有形成于其中的多个开口及落于5.0-12.0ppm/°C范围内的热膨胀系数；以及多个第二晶粒，各安置于该玻璃窗口晶圆中该些开口的其中之一内并与该些第一晶粒的其中之一电性耦接。
【专利附图】
【附图说明】
[0014]本揭露可参照底下说明配合附图来理解，其中类似的参照编号将类似的组件定义，以及其中:
[0015]图1A至1B描绘出各种说明性先前技术的堆栈式半导体装置；
[0016]图2描绘出使用具有工程化热膨胀系数(CTE)的玻璃窗口晶圆的堆栈式半导体装置的一说明性实施例；以及
[0017]图3A至3M描绘出将使用具有工程化热膨胀系数(CTE)的玻璃窗口晶圆的堆栈式半导体装置制作出来的各种说明性方法。
[0018]尽管本文所揭露的技术主题易受各种修饰及替代形式所影响，其特定具体实施例仍已藉由图式中的实施例的方式来表示并在本文中详述。然而，应理解的是，本文对特定具体实施例的说明用意不在于将本发明限制于所揭露的特殊形式，相反地，其用意在于将落于如所附权利要求所定义的本发明精神与范畴内的所有修饰、等效及替代含括。
【具体实施方式】
[0019]底下说明的是本发明的各种说明性具体实施例。为了厘清，未在本说明书中说明实际实现的所有特征。当然将了解的是，在任何此实际具体实施例的研制中，必须施作许多实现特定性决策以达成研制者的特定目的，如符合与系统相关及与商业相关的限制条件，其视实现而不同。再者，将了解的是，此研制计划可能复杂且耗时，不过却属本领域的普通技术人员所从事具有本揭露效益的例行事务。
[0020]现在将参照【专利附图】
【附图说明】本技术主题。图式中所概示的各种结构、系统及装置其目的仅在于说明而非为了以所属领域的技术人员所熟知的细节混淆本揭露。虽然如此，仍含括附图以说明并且解释本揭露的说明性实施例。本文的用字及词组应该理解并且解读为与所属相关领域的技术人员所理解的用字及词组具有兼容的意义。并无术语或词组的特殊定义(亦即有别于熟悉本领域的技术人员所理解的普通及惯用意义的定义)的用意是要藉由本文对于术语或词组的一致性用法予以隐喻。将术语或词组延伸的用意在于使其具有特殊意义，亦即不同于所属【技术领域】的技术人员所理解的术语或词组，此特殊定义将在说明书中以直接并且明确地提供术语或词组特殊定义的明确方式予以清楚提出。
[0021]本揭露针对使用具有工程化热膨胀系数(CTE)之玻璃窗口晶圆的堆栈式半导体装置以及制作此等封装半导体装置的方法。熟悉本领域的技术人员一旦完全阅读本申请书将轻易了解本文所揭露的方法可以例如N型金属氧化物半导体(NM0S)，P型金属氧化物半导体(PM0S)，互补式金属氧化物半导体(CMOS)等各种不同技术运用并且可用在将各种不同装置(包括但不局限于逻辑装置、内存装置等)封装中。现在将参照附图更详尽说明本文所揭示方法及装置的各种说明性具体实施例。图2描绘本文所揭示堆栈式半导体装置100的一种说明性实施例，其包括具有经调整而降低及/或消除玻璃窗口晶圆118与装置100最终封装之间CTE不匹配之工程化热膨胀系数(CTE)的玻璃窗口晶圆118或玻璃材料。图2描绘已进行FE0L和BE0L处理动作用以在装置晶圆或基板112前侧112F形成多个集成电路产品或晶粒11 (仅描绘其中两个)后在封装制程中期间于一点位的堆栈式半导体装置100。在所描绘的实施例中，已将基板112薄化至可落于大约20至100微米或更小范围内的最终厚度112T。基板112可包括各种配置，如所述的块体硅配置。基板112也可包括包括有块体硅层、埋置型绝缘层及主动层的绝缘体上硅(SOI)配置，其中半导体装置形成于主动层中及上方。基板112可由硅制成或可由不同于硅的材料制成。因此，应该理解术语「基板」或「半导体基板」含盖所有半导体性材料及此等材料的所有形式。
[0022]请参阅图2，多个说明性导电基板穿孔(TSVs) 113也已在装置晶圆112中形成并且其为导电性耦接于已在装置晶圆112背侧112B形成的多个导电接合垫119。另外，应注意的是，在本实施例中，导电凸块未形成在装置晶圆112的前侧112F。装置晶圆112是藉由粘着材料116紧固于载体晶圆或基板114。同样在图2中描述的是新颖性玻璃窗口晶圆118以及藉由说明性导电凸块122与TSVsll3而与装置晶圆112上的晶粒111导电性耦接的多个堆栈式晶粒120。堆栈式晶粒120是安置于玻璃窗口晶圆118的玻璃材料所定义的开口118A内。底层填充材料124将堆栈式晶粒120、装置晶圆112与导电凸块122之间的间隙填充。粘着层125是用于使窗口晶圆118与装置晶圆112及玻璃窗口晶圆118中开口内的晶粒120紧固。图式中所示的堆栈式晶粒120和晶粒是意图代表任何类型或种类的集成电路产品，例如内存装置、逻辑装置、特殊应用集成电路(ASIC)等。若想要的话，可在图2所示堆栈式晶粒120之上安置额外的堆栈式晶粒(图未示)。一种用于在晶粒120之上方将额外晶粒堆栈的技术将会增加玻璃窗口晶圆118的厚度以容纳额外的晶粒。玻璃窗口晶圆118可由举例如硼娃酸盐玻璃、派热克斯玻璃(pyrex glass)、石英等含娃土或含钠玻璃材料所组成。玻璃窗口晶圆118的厚度118T可随特定应用(例如堆栈式晶粒120的厚度和数量等)而变。在仅有单一晶粒120附接于装置晶圆112的一个实施例中，厚度118T可落于大约50至350微米的范围内。玻璃窗口晶圆118中所形成开口 118A的数量、尺寸和配置可随特定应用而变。玻璃窗口晶圆118不但可由供货商以预图案化形式来供应，也可以开口118A已形成于其中，或可以非图案化形式来供应，在此种情况下，半导体制造商可使用传统光刻工具及蚀刻技术或藉由激光钻孔等将玻璃窗口晶圆118图案化。重要的是，将玻璃窗口晶圆118的CTE明确工程化以降低玻璃窗口晶圆118与装置晶圆112之间的任何CTE不匹配并且将装置100与封装基板及印刷电路板(PCB)之间的CTE不匹配最小化或消除，下文将搭配图3M来更完整地说明。玻璃窗口晶圆118的玻璃材料的CTE可藉由变更玻璃材料组成或藉由在其制造期间将掺质材料添加至玻璃而调整或工程化。可藉以调整玻璃材料CTE的技术是玻璃制造领域的技术人员所熟知的。因此，在一实施例中，半导体商可将适用于所想堆栈式半导体装置100的玻璃窗口晶圆118期望CTE值(或数值范围)指定予玻璃制造商。可使用查看通常出自激光的单色光干涉图案变化的干涉仪(interferometry)来测量各种材料的CTE。
[0023]图3A至3M描绘制作本文所揭示如上所述包括有利用工程化CTE的玻璃窗口晶圆118的堆栈式半导体装置100的一种说明性实施例。图3A描述已进行所有FE0L和BE0L动作后的装置晶圆112，其中已在装置基板112前侧112F形成多个说明性集成电路产品或晶粒111。装置基板112通常可包括有如晶圆供货商所接收大约775微米的起始厚度。基本上，取决于特定应用，在进行切割作业以将多个晶粒111分开之前，装置基板112将会薄化至可落于大约20至100微米范围内的最终厚度。晶粒111通常不在装置基板112的非常外部的边缘区域131上形成。
[0024]在本实施例中，如图3B所示，使用切割锯(图未示)以及概述的切割锯片130开始薄化制程以将装置基板112靠近边缘区域131的部位移除。如图所示，装置基板112具有曲状外缘112C。一般而言，当装置基板112在晶圆台(stage)上旋转(图未示)时，旋转锯片130是如箭号130A所指而向下移动。如图3C所示，薄化制程的此阶段导致形成毗邻装置基板112前侧112F边缘区域131的凹部132。凹部132的深度132D和宽度132W可随应用及装置基板112的最终期望厚度而变。凹部132的深度通常稍大于装置基板112的期望最终厚度。在一实施例中，深度132D可落在大约100至400微米的范围内并且宽度132W可落在大约200至700微米的范围内。实际上，凹部132是经形成用以移除装置基板112前侧112F毗邻的曲状外缘112C(曲状外缘112C的厚度是大于装置基板112最终期望厚度的厚度)。接着，在本实施例中，如图3D所示，使用粘着材料116使装置晶圆112的前侧112F附接于载体晶圆114。接着，概示的磨轮133是用于研磨装置基板112的背侧112B以缩减装置基板112的整体厚度。图3E描绘已完成研磨制程后，亦即已将装置基板112薄化至其最终期望厚度112T后，的装置晶圆112。[0025]如图3E所示，图3F至3K仅描绘装置晶圆112/载体晶圆114总成的一部分。在图3F至3K所示的实施例中，导电凸块122是形成于堆栈式晶粒上(请参阅图2)。因此，如图3F所示，在处理流程中的此点时，装置晶圆112的背侧112B未显示导电凸块。然而，在薄化装置晶圆112后，将说明性导电接合垫119在装置晶圆112的背侧112B上形成。若堆栈式晶粒组合100包含有形成在基板112背侧112B的导电凸块，则在玻璃窗口晶圆118附接于装置晶圆之前使此等导电凸块形成在基板112的背侧112B上。在图3G中，已藉由粘着材料125将玻璃窗口晶圆118紧固于装置晶圆112的背侧112B。在本说明性实施例中，玻璃窗口晶圆118是由供货商以预图案化条件供应，亦即当其从供货商接收时是在玻璃窗口晶圆118中形成有说明性开口 118A。
[0026]其次，如图3H所示，堆栈式晶粒120是安置于玻璃窗口晶圆118中形成的开口118A内。堆栈晶粒120是藉由在本实施例中将其附接于装置晶圆112之前将形成于堆栈式晶粒120上的导电凸块122与装置晶圆112上的晶粒111电性耦接(穿过TSVsll3)。接着进行回流焊加热制程以将凸块122与装置晶圆112背侧112B所形成导电接合垫119之间的电性连接建立。此加热制程造成导电凸块(在晶粒120上或毗邻装置晶圆112的背侧112B上形成)流动及与接合垫119之类的毗邻导电结构接合。于此时间点添加底层填充材料124以将堆栈式晶粒120、装置晶圆112与导电凸块122之间的间隙填充。接着，如图31所示，将额外的粘着材料125用于紧固玻璃窗口晶圆118中开口 118A内的晶粒120。
[0027]其次，如图3J所示，已将总成翻转并且已将支撑晶圆114及粘着材料116移除。之后，在装置晶圆112的前侧112F形成概示性导电凸块139。
[0028]接着，如图3K所示，将切割胶带141安装在装置晶圆112的背侧112B上。之后，可从装置晶圆112的前侧112F进行切割作业以沿着相当于装置晶圆112划割线(scribelines)的切割线135将说明性晶粒111分开或「分立化」。图3L描绘已进行切割作业后的说明性堆栈式晶粒组合100。
[0029]图3M描绘已进行额外封装作业后的堆栈式晶粒组合100。更具体地说，经装配的晶粒封装100是由印刷电路板或印刷线路板(PWD) 150、封装基板152、堆栈式晶粒组合100、底层填充材料156及成型材料158所组成。将多个说明性导电凸块154在板件150与封装基板152之间建立电性连接。堆栈式晶粒组合100上的导电凸块139是与封装基板152导电性耦接。封装基板152可由硅、陶瓷或有机材料制成。重要的是，使用本文所揭示的新颖性技术及结构而将玻璃晶圆118的CTE具体工程化以有效提升图3L所示组合型堆栈式晶粒组合的CTE。将堆栈式晶粒组合100的有效CTE整体提升将易于使堆栈式晶粒组合装置100与封装基板152之间的CTE不匹配最小化或消除。仅藉由实施例，成型材料158可具有大约10ppm/°C的CTE、底层填充材料154可具有大约30ppm/°C的CTE、封装基板152可具有大约12ppm/°C的CTE以及PCB板150可具有大约18ppm/°C的CTE。在一说明性实施例中，可将玻璃窗口晶圆118的CTE工程化使其落于装置基板112材料CTE加或减200-500%内。在一特定实施例中，可将玻璃窗口晶圆118的CTE工程化使玻璃窗口晶圆118的CTE与硅更接近(CTE=2.6ppm/°C )，例如，CTE落于大约5_6ppm/°C的范围内。在某些情况下，可将玻璃窗口晶圆118的CTE工程化使玻璃窗口晶圆118的CTE更接近封装基板152和板件150的CTE，例如，玻璃窗口晶圆118的CTE可落于大约10-12ppm/°C的范围内。
[0030]以上所揭露的特定具体实施例仅属说明性质，正如本发明可以本领域技术人员所明显知道的不同但等效的方式予以改进并且实践而具有本文的指导效益。例如，前述制程步骤可用不同顺序实施。另外，除了作为底下权利要求中所述，对于本文所示构造或设计的细节是并无限制用意。因此，得以证实以上所揭露特定具体实施例是可予以改变或改进，并且所有此等变化皆视为在本发明的范畴及精神内。因此，本文所谋求的保护是如底下权利要求中所阐述。
【权利要求】
1.一种装置，其包含:半导体的装置基板，包括有毗邻该装置基板的前侧形成的多个第一晶粒，而该装置基板具有基板热膨胀系数；玻璃窗口晶圆，附接于该装置基板的背侧，且该玻璃窗口晶圆包括有形成于其中的多个开口及具有落于该基板热膨胀系数加或减200-500%范围内的热膨胀系数；以及多个第二晶粒，各该第二晶粒是安置于该玻璃窗口晶圆中该些开口的其中之一内并且与该第一晶粒电性耦接。
2.如权利要求1所述的装置，其特征在于该装置基板是由硅组成并且其中该玻璃窗口晶圆的该热膨胀系数落于5-12ppm/°C的范围内。
3.如权利要求1所述的装置，其中该第一晶粒包含逻辑装置、内存装置以及专用集成电路装置的其中之一，并且其中该第二晶粒包含逻辑装置、内存装置以及专用集成电路装置的其中之一。
4.如权利要求1所述的装置，还包含形成于各该第二晶粒上的多个导电凸块。
5.如权利要求4所述的装置，还包含形成于该装置基板的背侧上的多个导电接合垫，各该导电接合垫是与该第二晶粒其中之一个上的该些导电凸块适宜地导电性耦接。
6.如权利要求1所述的装置， 还包含形成于该装置基底中的多个导电基板穿孔。
7.一种装置，其包含:装置基板，由硅组成并包括有毗邻该装置基板的前侧形成的多个第一晶粒；玻璃窗口晶圆，与该装置基板的背侧附接且该玻璃窗口晶圆包括有形成于其中的多个开口及落于5-12ppm/°C范围内的热膨胀系数；以及多个第二晶粒，各该第二晶粒是安置于该玻璃窗口晶圆中该些开口的其中之一内并且与该第一晶粒电性耦接。
8.如权利要求7所述的装置，还包含形成于该装置基板中的多个导电基板穿孔。
9.一种装置，其包含:半导体基板，包括有毗邻该基板的前侧而形成的第一晶粒，而该基板具有基板热膨胀系数；玻璃材料，附接于该基板的背侧，且该玻璃材料将开口定义，而该玻璃材料具有落于该基板热膨胀系数加或减200-500%内范围的热膨胀系数；以及第二晶粒，置于该玻璃材料所定定的该开口内且该第二晶粒与该第一晶粒电性耦接。
10.如权利要求9所述的装置，还包含形成于该装置基板中的多个导电基板穿孔。
11.一种装置，其包含:半导体硅基板，包括有毗邻该基板的前侧形成的第一晶粒，而该基板具有基板热膨胀系数；玻璃材料，附接于该基板之背侧且该玻璃材料将开口定义，而该玻璃材料具有落于5-12ppm/°C范围内的热膨胀系数；以及第二晶粒，安置于该玻璃材料所定义的该开口内，且该第二晶粒与该第一晶粒电性耦接。
12.如权利要求11所述的装置，还包含形成于该装置基板中的多个导电基板穿孔。
13.一种方法，其包含:将玻璃窗口晶圆附接于包括有毗邻装置半导体基板的前侧而形成的多个第一晶粒的该装置半导体基板的背侧，而该玻璃窗口晶圆包括有形成于其中的多个开口及落于该装置基板之热膨胀系数加或减200-500%范围内的热膨胀系数；将第二晶粒安置在各该开口内；以及将各该第二晶粒与该第一晶粒其中之一电性耦接。
14.如权利要求13所述的方法，其特征在于，该玻璃窗口晶圆与该装置半导体基板的该背侧的附接包含将该玻璃窗口晶圆与该装置半导体基板的该背侧粘合。
15.如权利要求13所述的方法，其特征在于，该第二晶粒与该第一晶粒的电性耦接包含进行加热制程以将安置于该第二晶粒与该装置基板之间的导电凸块回流焊。
16.—种方法,其包含:将玻璃窗口晶圆附接于包括有毗邻半导体的装置基板的前侧而形成的多个第一晶粒的该装置半导体硅基板的背侧，而该玻璃窗口晶圆具有形成于其中的多个开口及落于5-12ppm/°C范围内的热膨胀系数；将第二晶粒安置在各该开口内；以及将各该第二晶粒与该第一晶粒的其中之一电性耦接。
17.如权利要求16所述的方法，其特征在于，使该玻璃窗口晶圆与该装置半导体基板的该背侧的附接包含将该玻璃窗口晶圆与该装置半导体基板的该背侧粘合。
18.如权利要求16所述的方法，其特征在于，该第二晶粒与该第一晶粒的电性耦接包含进行加热制程以将安置于该第`二晶粒与该装置基板之间的导电凸块回流焊。
【文档编号】H01L21/52GK103681646SQ201310418057
【公开日】2014年3月26日 申请日期:2013年9月13日 优先权日:2012年9月13日
【发明者】R·阿加瓦尔, R·阿拉帕蒂 申请人:格罗方德半导体公司
【专利摘要】本发明涉及堆栈式半导体装置及其制作方法，本文所述的一种说明性装置包括：装置基板，包含有毗邻其前侧形成的多个第一晶粒；玻璃窗口晶圆，附接于装置基板背侧，其中该玻璃窗口晶圆包含有形成于其中的多个开口及在装置晶圆热膨胀系数加减200-500%范围内的热膨胀系数，以及多个第二晶粒，各安置于该玻璃窗口晶圆中开口的其中之一内并与该些第一晶粒的其中之一且电性耦接。
【专利说明】堆栈式半导体装置及其制作方法
【技术领域】
[0001]本揭露是普遍与精密半导体装置的制造相关，并且更明确地与以工程化热膨胀系数(CTE)来使用玻璃窗口晶圆封装堆栈式半导体装置的各种方法以及使用此玻璃窗口晶圆的封装型半导体装置相关。
【背景技术】
[0002]如CPU储存装置、ASIC (特殊应用集成电路)及诸如此类等先进集成电路的制造需要根据指定的电路布局在给定芯片区域中形成大量电路组件。场效晶体管(NFET和PFET晶体管)代表一种实质决定此等集成电路效能的重要电路组件类型。在使用例如M0S技术制造复杂集成电路期间，例如NFET晶体管及/或PFET晶体管的数百万个晶体管是形成于含括有晶态(crystalline)半导体层的基板上。近年来，现代、超高密度集成电路的装置特征已稳定降低尺寸以增强电路的整体速度、效能及功能。所以，半导体产业因显着并且持续改良如晶体管、电容、二极管及诸如此类等各种电子组件的积体密度而已经历大幅成长。这些改良的实现主要是因为持续且成功缩减组件的关键尺寸(亦即最小特征尺寸)而直接导致制程设计者有能力将愈来愈多组件整合到半导体芯片的给定区域内。随着已将装置特征积极缩减，并且在单一芯片表面上容纳更多半导体组件，已将供集成电路产生「接线」所需的必要电互连件数目大幅减少。所以，整体电路布局已变得更复杂并且更紧密(densely-packed)。再者，即使光刻制程的改良已显着提升2D电路设计的积体密度，单纯的特征尺寸缩减正快速迫近目前只在二维所达到的限制。
[0003]半导体制造通常含括在装置晶圆前侧形成多个集成电路产品或晶粒。为形成晶粒所进行的制程作业(process operation)称为前段(FE0L)制程(例如，在基板上形成装置的制程)以及后段(BE0L)制程(例如，构成芯片接线图案的各种金属化层的形成)。一般而言，装置晶圆的起始厚度(starting thickness)有非常少是实际用在制作半导体装置，也就是说，晶圆中装置区域的深度可小于10微米(ym)。因此，装置晶圆的起始厚度有大比例是实质不需供集成电路装置电性动作。所以，在完成FE0L和BE0L制程后，装置晶圆的厚度通常藉由在装置晶圆背侧进行研磨处理而予以缩减以移除基板材料直到装置晶圆缩减至其最终期望厚度。然而，装置晶圆的最终厚度必须大到足以确保集成电路可耐受封装作业并且耐受集成电路产品用的预期商业环境(intended commercial environment)。简单说来，在最终集成电路产品中缩减晶圆整体厚度是有恒定压力(constant pressure)的。在例如手机和其它可携式消费性电子装置等许多应用中，期望将集成电路产品中的基板制作成尽可能薄以缩减最终消费性产品的实体尺寸和重量。
[0004]随着单一芯片上的电子装置数目快速增加，已针对某些半导体装置来利用三维(3D)集成电路布局、或堆栈式芯片设计以便克服与2D布局相关的某些特征尺寸及密度限制。一般而言，在3D集成电路设计中，二或更多颗半导体晶粒是接合(bond)在一起的，并且在各晶粒之间形成电连接。一种促进芯片对芯片电连接的方法是使用所谓的基板穿孔或硅穿孔(TSV’s)。TSV是完全穿过硅晶圆或晶粒的垂直电连接，容许将垂直对齐(align)的电子装置互连更简化，藉以将集成电路布局复杂度以及多芯片电路的整体尺寸显着缩减。一般的TSV的直径范围可为6至100微米或更小，并且随着技术进步，有将其制作到更小的恒定压力。
[0005]制造集成电路产品或芯片后，必须提供与芯片建立电通讯的手段。一般而言，此含括形成与晶粒导电性耦接的导电「凸块(bumps)」(呈各种形状及形式)。在某些情况下，这些导电凸块的直径可较大，例如大约100微米左右。如上所述，制造内含多个晶粒的装置晶圆后，藉由在装置晶圆的背侧进行研磨制程将装置晶圆薄化至其期望的最终厚度。在研磨制程开始前，在装置晶圆的前侧使用粘着材料以与通常为另一硅晶圆的载体晶圆附接。不幸的是，由于导电凸块的实体尺寸，装置晶圆与载体晶圆之间的粘着材料层必须较厚，这会增加生产成本及时间。装置晶圆前面出现的较大导电凸块也可对研磨制程所产生的薄化晶圆造成负面效应。更具体地说，与装置晶圆前侧出现较大导电凸块相关的较高形状结构(topography)可在薄化晶圆中造成不良厚度的变异。
[0006]为了避免上述装置晶圆前侧形成导电凸块时关于堆栈式晶粒的某些问题，已采用其中的导电凸块是在已将堆栈进行后在前侧形成的各种技术。图1A描述已进行FE0L和BE0L处理以在装置晶圆或基板12前侧12F形成多个集成电路产品或晶粒11 (图中仅描述两颗)后封装制程期间于一点位的一个说明性先前技术装置10。装置晶圆12也具有背侧12B。在本具体实施例中，也已在装置晶圆12中形成多个说明性TSVs 13并且装置晶圆12前侧12F未形成导电凸块。已于图1A所示的点位将装置晶圆12薄化至其最终期望厚度12T。装置晶圆12是藉由粘着材料16而紧固于载体晶圆或基板14。同样在图1A中描述的是所谓的硅窗口晶圆18以及藉由说明性导电凸块22及TSVsl3至与装置晶圆12上的晶粒11电性耦接的多个堆栈式晶粒20。堆栈式晶粒20是安置于硅窗口晶圆18中形成的开口内。底层填充材料24(under-fill material)将堆栈式晶粒20、装置晶圆12与导电凸块22之间的间隙填充。粘着材料25是用于使硅窗口晶圆18紧固于装置晶圆12并且将窗口晶圆18中开口内的晶粒20紧固。图式中所述堆栈式晶粒20及晶粒11是意图代表任何种类的集成电路产品，例如内存装置、逻辑装置、AS IC等。
[0007]现在将简述产生图1A中所示装置10的各种制程。在完成FE0L和BE0L后，必须测试、封装并且贩售晶粒11。一般而言，基板12可具有如接收自晶圆供货商大约775微米的起始厚度。基本上(Ultimately)，取决于特定应用，在进行切割作业以将多个晶粒11分开之前，将会把装置基板12薄化至可落于大约20至100微米范围的最终厚度12T。通常是使用粘着材料16藉由使晶圆12前侧12F紧固于载体晶圆14而开始薄化装置晶圆12。之后，在装置基板12整个背侧12B进行一般的研磨制程以将装置基板12缩减至其最终期望厚度12T。其次，藉由粘着材料25使硅窗口晶圆18紧固于薄化装置晶圆12的背侧12B。导电凸块22可在硅窗口晶圆18紧固之前在装置晶圆12上形成，或其可在堆栈式晶粒20上形成。接着对基板12背侧12B导电接合垫(图未示)上的导电耦接凸块22进行回流焊制程(reflow process) 0接着将底层填充材料24安置于堆栈式晶粒20与装置晶圆12之间。在某些情况下，预涂敷底层填充材料可在其于晶粒11上堆栈之前涂敷至堆栈式晶粒20。接着藉由额外的粘着材料25而在硅窗口晶圆18中的开口内紧固堆栈式晶粒20。若期望的话，图1A所示堆栈式晶粒20上方可安置额外的堆栈式晶粒。一种用于将额外晶粒堆栈的技术将增加娃窗口晶圆18的厚度而容纳额外的晶粒。[0008]图1B描绘与图1A所示类似的先前技术装置10，差异在于已将成型复合材料28利用来取代硅窗口晶圆18。在此实施例中，成型材料28是在堆栈式晶粒20与装置晶圆12导电性稱接后形成。
[0009]不幸的是，关于图1A及1B所示的具体实施例，就薄化硅装置晶圆12而言，粘着材料25与成型材料28的CTE之间分别常有较大的不匹配。若装置晶圆12的最终厚度12T已缩减至大约20至100微米等级的厚度，则此CTE不匹配引起的应力可造成如薄化的装置晶圆12脱层与破裂、装置晶圆12曲折(bowing)或扭曲(warping)、装置晶圆12局部化区域中应力层级非常高等问题。
[0010]本揭露是针对使用具有工程化热膨胀系数(CTE)的玻璃窗口晶圆封装堆栈式半导体装置的各种方法以及使用此可解决或降低一或多项以上所辨别问题的窗口晶圆的封装型半导体装置。
【发明内容】
[0011]下文呈现简化的
【发明内容】
用以对本发明的某些态样提供基本理解。本
【发明内容】
不是本发明的彻底概述。其意图不在于辨别本发明的重要或关键要素或描述本发明的范畴。其唯一目的在于以简化形式呈现某些概念作为下文更详细说明的前言。
[0012]一般而言，本揭露是针对使用具有工程化热膨胀系数(CTE)的玻璃窗口晶圆的堆栈式半导体装置以及制作此封装型半导体装置的方法。本文所揭露的一种说明性装置包括:装置基板，包含有毗邻装置基板前形成的多个第一晶粒；玻璃窗口晶圆，附接于装置基板背侧，其中该玻璃窗口晶圆包括有形成于其中的多个开口及落于装置晶圆热膨胀系数加或减200-500%范围内的热膨胀系数，以及多个第二晶粒，各安置于该玻璃窗口晶圆中该些开口的其中之一内并与该些第一晶粒的其中之一电性耦接。
[0013]本文所揭露的另一说明性装置包括硅组成的装置基板，包括有毗邻装置基板前侧形成的多个第一晶粒；玻璃窗口晶圆，附接于该装置基板背侧，其中该玻璃窗口晶圆包括有形成于其中的多个开口及落于5.0-12.0ppm/°C范围内的热膨胀系数；以及多个第二晶粒，各安置于该玻璃窗口晶圆中该些开口的其中之一内并与该些第一晶粒的其中之一电性耦接。
【专利附图】
【附图说明】
[0014]本揭露可参照底下说明配合附图来理解，其中类似的参照编号将类似的组件定义，以及其中:
[0015]图1A至1B描绘出各种说明性先前技术的堆栈式半导体装置；
[0016]图2描绘出使用具有工程化热膨胀系数(CTE)的玻璃窗口晶圆的堆栈式半导体装置的一说明性实施例；以及
[0017]图3A至3M描绘出将使用具有工程化热膨胀系数(CTE)的玻璃窗口晶圆的堆栈式半导体装置制作出来的各种说明性方法。
[0018]尽管本文所揭露的技术主题易受各种修饰及替代形式所影响，其特定具体实施例仍已藉由图式中的实施例的方式来表示并在本文中详述。然而，应理解的是，本文对特定具体实施例的说明用意不在于将本发明限制于所揭露的特殊形式，相反地，其用意在于将落于如所附权利要求所定义的本发明精神与范畴内的所有修饰、等效及替代含括。
【具体实施方式】
[0019]底下说明的是本发明的各种说明性具体实施例。为了厘清，未在本说明书中说明实际实现的所有特征。当然将了解的是，在任何此实际具体实施例的研制中，必须施作许多实现特定性决策以达成研制者的特定目的，如符合与系统相关及与商业相关的限制条件，其视实现而不同。再者，将了解的是，此研制计划可能复杂且耗时，不过却属本领域的普通技术人员所从事具有本揭露效益的例行事务。
[0020]现在将参照【专利附图】
【附图说明】本技术主题。图式中所概示的各种结构、系统及装置其目的仅在于说明而非为了以所属领域的技术人员所熟知的细节混淆本揭露。虽然如此，仍含括附图以说明并且解释本揭露的说明性实施例。本文的用字及词组应该理解并且解读为与所属相关领域的技术人员所理解的用字及词组具有兼容的意义。并无术语或词组的特殊定义(亦即有别于熟悉本领域的技术人员所理解的普通及惯用意义的定义)的用意是要藉由本文对于术语或词组的一致性用法予以隐喻。将术语或词组延伸的用意在于使其具有特殊意义，亦即不同于所属【技术领域】的技术人员所理解的术语或词组，此特殊定义将在说明书中以直接并且明确地提供术语或词组特殊定义的明确方式予以清楚提出。
[0021]本揭露针对使用具有工程化热膨胀系数(CTE)之玻璃窗口晶圆的堆栈式半导体装置以及制作此等封装半导体装置的方法。熟悉本领域的技术人员一旦完全阅读本申请书将轻易了解本文所揭露的方法可以例如N型金属氧化物半导体(NM0S)，P型金属氧化物半导体(PM0S)，互补式金属氧化物半导体(CMOS)等各种不同技术运用并且可用在将各种不同装置(包括但不局限于逻辑装置、内存装置等)封装中。现在将参照附图更详尽说明本文所揭示方法及装置的各种说明性具体实施例。图2描绘本文所揭示堆栈式半导体装置100的一种说明性实施例，其包括具有经调整而降低及/或消除玻璃窗口晶圆118与装置100最终封装之间CTE不匹配之工程化热膨胀系数(CTE)的玻璃窗口晶圆118或玻璃材料。图2描绘已进行FE0L和BE0L处理动作用以在装置晶圆或基板112前侧112F形成多个集成电路产品或晶粒11 (仅描绘其中两个)后在封装制程中期间于一点位的堆栈式半导体装置100。在所描绘的实施例中，已将基板112薄化至可落于大约20至100微米或更小范围内的最终厚度112T。基板112可包括各种配置，如所述的块体硅配置。基板112也可包括包括有块体硅层、埋置型绝缘层及主动层的绝缘体上硅(SOI)配置，其中半导体装置形成于主动层中及上方。基板112可由硅制成或可由不同于硅的材料制成。因此，应该理解术语「基板」或「半导体基板」含盖所有半导体性材料及此等材料的所有形式。
[0022]请参阅图2，多个说明性导电基板穿孔(TSVs) 113也已在装置晶圆112中形成并且其为导电性耦接于已在装置晶圆112背侧112B形成的多个导电接合垫119。另外，应注意的是，在本实施例中，导电凸块未形成在装置晶圆112的前侧112F。装置晶圆112是藉由粘着材料116紧固于载体晶圆或基板114。同样在图2中描述的是新颖性玻璃窗口晶圆118以及藉由说明性导电凸块122与TSVsll3而与装置晶圆112上的晶粒111导电性耦接的多个堆栈式晶粒120。堆栈式晶粒120是安置于玻璃窗口晶圆118的玻璃材料所定义的开口118A内。底层填充材料124将堆栈式晶粒120、装置晶圆112与导电凸块122之间的间隙填充。粘着层125是用于使窗口晶圆118与装置晶圆112及玻璃窗口晶圆118中开口内的晶粒120紧固。图式中所示的堆栈式晶粒120和晶粒是意图代表任何类型或种类的集成电路产品，例如内存装置、逻辑装置、特殊应用集成电路(ASIC)等。若想要的话，可在图2所示堆栈式晶粒120之上安置额外的堆栈式晶粒(图未示)。一种用于在晶粒120之上方将额外晶粒堆栈的技术将会增加玻璃窗口晶圆118的厚度以容纳额外的晶粒。玻璃窗口晶圆118可由举例如硼娃酸盐玻璃、派热克斯玻璃(pyrex glass)、石英等含娃土或含钠玻璃材料所组成。玻璃窗口晶圆118的厚度118T可随特定应用(例如堆栈式晶粒120的厚度和数量等)而变。在仅有单一晶粒120附接于装置晶圆112的一个实施例中，厚度118T可落于大约50至350微米的范围内。玻璃窗口晶圆118中所形成开口 118A的数量、尺寸和配置可随特定应用而变。玻璃窗口晶圆118不但可由供货商以预图案化形式来供应，也可以开口118A已形成于其中，或可以非图案化形式来供应，在此种情况下，半导体制造商可使用传统光刻工具及蚀刻技术或藉由激光钻孔等将玻璃窗口晶圆118图案化。重要的是，将玻璃窗口晶圆118的CTE明确工程化以降低玻璃窗口晶圆118与装置晶圆112之间的任何CTE不匹配并且将装置100与封装基板及印刷电路板(PCB)之间的CTE不匹配最小化或消除，下文将搭配图3M来更完整地说明。玻璃窗口晶圆118的玻璃材料的CTE可藉由变更玻璃材料组成或藉由在其制造期间将掺质材料添加至玻璃而调整或工程化。可藉以调整玻璃材料CTE的技术是玻璃制造领域的技术人员所熟知的。因此，在一实施例中，半导体商可将适用于所想堆栈式半导体装置100的玻璃窗口晶圆118期望CTE值(或数值范围)指定予玻璃制造商。可使用查看通常出自激光的单色光干涉图案变化的干涉仪(interferometry)来测量各种材料的CTE。
[0023]图3A至3M描绘制作本文所揭示如上所述包括有利用工程化CTE的玻璃窗口晶圆118的堆栈式半导体装置100的一种说明性实施例。图3A描述已进行所有FE0L和BE0L动作后的装置晶圆112，其中已在装置基板112前侧112F形成多个说明性集成电路产品或晶粒111。装置基板112通常可包括有如晶圆供货商所接收大约775微米的起始厚度。基本上，取决于特定应用，在进行切割作业以将多个晶粒111分开之前，装置基板112将会薄化至可落于大约20至100微米范围内的最终厚度。晶粒111通常不在装置基板112的非常外部的边缘区域131上形成。
[0024]在本实施例中，如图3B所示，使用切割锯(图未示)以及概述的切割锯片130开始薄化制程以将装置基板112靠近边缘区域131的部位移除。如图所示，装置基板112具有曲状外缘112C。一般而言，当装置基板112在晶圆台(stage)上旋转(图未示)时，旋转锯片130是如箭号130A所指而向下移动。如图3C所示，薄化制程的此阶段导致形成毗邻装置基板112前侧112F边缘区域131的凹部132。凹部132的深度132D和宽度132W可随应用及装置基板112的最终期望厚度而变。凹部132的深度通常稍大于装置基板112的期望最终厚度。在一实施例中，深度132D可落在大约100至400微米的范围内并且宽度132W可落在大约200至700微米的范围内。实际上，凹部132是经形成用以移除装置基板112前侧112F毗邻的曲状外缘112C(曲状外缘112C的厚度是大于装置基板112最终期望厚度的厚度)。接着，在本实施例中，如图3D所示，使用粘着材料116使装置晶圆112的前侧112F附接于载体晶圆114。接着，概示的磨轮133是用于研磨装置基板112的背侧112B以缩减装置基板112的整体厚度。图3E描绘已完成研磨制程后，亦即已将装置基板112薄化至其最终期望厚度112T后，的装置晶圆112。[0025]如图3E所示，图3F至3K仅描绘装置晶圆112/载体晶圆114总成的一部分。在图3F至3K所示的实施例中，导电凸块122是形成于堆栈式晶粒上(请参阅图2)。因此，如图3F所示，在处理流程中的此点时，装置晶圆112的背侧112B未显示导电凸块。然而，在薄化装置晶圆112后，将说明性导电接合垫119在装置晶圆112的背侧112B上形成。若堆栈式晶粒组合100包含有形成在基板112背侧112B的导电凸块，则在玻璃窗口晶圆118附接于装置晶圆之前使此等导电凸块形成在基板112的背侧112B上。在图3G中，已藉由粘着材料125将玻璃窗口晶圆118紧固于装置晶圆112的背侧112B。在本说明性实施例中，玻璃窗口晶圆118是由供货商以预图案化条件供应，亦即当其从供货商接收时是在玻璃窗口晶圆118中形成有说明性开口 118A。
[0026]其次，如图3H所示，堆栈式晶粒120是安置于玻璃窗口晶圆118中形成的开口118A内。堆栈晶粒120是藉由在本实施例中将其附接于装置晶圆112之前将形成于堆栈式晶粒120上的导电凸块122与装置晶圆112上的晶粒111电性耦接(穿过TSVsll3)。接着进行回流焊加热制程以将凸块122与装置晶圆112背侧112B所形成导电接合垫119之间的电性连接建立。此加热制程造成导电凸块(在晶粒120上或毗邻装置晶圆112的背侧112B上形成)流动及与接合垫119之类的毗邻导电结构接合。于此时间点添加底层填充材料124以将堆栈式晶粒120、装置晶圆112与导电凸块122之间的间隙填充。接着，如图31所示，将额外的粘着材料125用于紧固玻璃窗口晶圆118中开口 118A内的晶粒120。
[0027]其次，如图3J所示，已将总成翻转并且已将支撑晶圆114及粘着材料116移除。之后，在装置晶圆112的前侧112F形成概示性导电凸块139。
[0028]接着，如图3K所示，将切割胶带141安装在装置晶圆112的背侧112B上。之后，可从装置晶圆112的前侧112F进行切割作业以沿着相当于装置晶圆112划割线(scribelines)的切割线135将说明性晶粒111分开或「分立化」。图3L描绘已进行切割作业后的说明性堆栈式晶粒组合100。
[0029]图3M描绘已进行额外封装作业后的堆栈式晶粒组合100。更具体地说，经装配的晶粒封装100是由印刷电路板或印刷线路板(PWD) 150、封装基板152、堆栈式晶粒组合100、底层填充材料156及成型材料158所组成。将多个说明性导电凸块154在板件150与封装基板152之间建立电性连接。堆栈式晶粒组合100上的导电凸块139是与封装基板152导电性耦接。封装基板152可由硅、陶瓷或有机材料制成。重要的是，使用本文所揭示的新颖性技术及结构而将玻璃晶圆118的CTE具体工程化以有效提升图3L所示组合型堆栈式晶粒组合的CTE。将堆栈式晶粒组合100的有效CTE整体提升将易于使堆栈式晶粒组合装置100与封装基板152之间的CTE不匹配最小化或消除。仅藉由实施例，成型材料158可具有大约10ppm/°C的CTE、底层填充材料154可具有大约30ppm/°C的CTE、封装基板152可具有大约12ppm/°C的CTE以及PCB板150可具有大约18ppm/°C的CTE。在一说明性实施例中，可将玻璃窗口晶圆118的CTE工程化使其落于装置基板112材料CTE加或减200-500%内。在一特定实施例中，可将玻璃窗口晶圆118的CTE工程化使玻璃窗口晶圆118的CTE与硅更接近(CTE=2.6ppm/°C )，例如，CTE落于大约5_6ppm/°C的范围内。在某些情况下，可将玻璃窗口晶圆118的CTE工程化使玻璃窗口晶圆118的CTE更接近封装基板152和板件150的CTE，例如，玻璃窗口晶圆118的CTE可落于大约10-12ppm/°C的范围内。
[0030]以上所揭露的特定具体实施例仅属说明性质，正如本发明可以本领域技术人员所明显知道的不同但等效的方式予以改进并且实践而具有本文的指导效益。例如，前述制程步骤可用不同顺序实施。另外，除了作为底下权利要求中所述，对于本文所示构造或设计的细节是并无限制用意。因此，得以证实以上所揭露特定具体实施例是可予以改变或改进，并且所有此等变化皆视为在本发明的范畴及精神内。因此，本文所谋求的保护是如底下权利要求中所阐述。
【权利要求】
1.一种装置，其包含:半导体的装置基板，包括有毗邻该装置基板的前侧形成的多个第一晶粒，而该装置基板具有基板热膨胀系数；玻璃窗口晶圆，附接于该装置基板的背侧，且该玻璃窗口晶圆包括有形成于其中的多个开口及具有落于该基板热膨胀系数加或减200-500%范围内的热膨胀系数；以及多个第二晶粒，各该第二晶粒是安置于该玻璃窗口晶圆中该些开口的其中之一内并且与该第一晶粒电性耦接。
2.如权利要求1所述的装置，其特征在于该装置基板是由硅组成并且其中该玻璃窗口晶圆的该热膨胀系数落于5-12ppm/°C的范围内。
3.如权利要求1所述的装置，其中该第一晶粒包含逻辑装置、内存装置以及专用集成电路装置的其中之一，并且其中该第二晶粒包含逻辑装置、内存装置以及专用集成电路装置的其中之一。
4.如权利要求1所述的装置，还包含形成于各该第二晶粒上的多个导电凸块。
5.如权利要求4所述的装置，还包含形成于该装置基板的背侧上的多个导电接合垫，各该导电接合垫是与该第二晶粒其中之一个上的该些导电凸块适宜地导电性耦接。
6.如权利要求1所述的装置， 还包含形成于该装置基底中的多个导电基板穿孔。
7.一种装置，其包含:装置基板，由硅组成并包括有毗邻该装置基板的前侧形成的多个第一晶粒；玻璃窗口晶圆，与该装置基板的背侧附接且该玻璃窗口晶圆包括有形成于其中的多个开口及落于5-12ppm/°C范围内的热膨胀系数；以及多个第二晶粒，各该第二晶粒是安置于该玻璃窗口晶圆中该些开口的其中之一内并且与该第一晶粒电性耦接。
8.如权利要求7所述的装置，还包含形成于该装置基板中的多个导电基板穿孔。
9.一种装置，其包含:半导体基板，包括有毗邻该基板的前侧而形成的第一晶粒，而该基板具有基板热膨胀系数；玻璃材料，附接于该基板的背侧，且该玻璃材料将开口定义，而该玻璃材料具有落于该基板热膨胀系数加或减200-500%内范围的热膨胀系数；以及第二晶粒，置于该玻璃材料所定定的该开口内且该第二晶粒与该第一晶粒电性耦接。
10.如权利要求9所述的装置，还包含形成于该装置基板中的多个导电基板穿孔。
11.一种装置，其包含:半导体硅基板，包括有毗邻该基板的前侧形成的第一晶粒，而该基板具有基板热膨胀系数；玻璃材料，附接于该基板之背侧且该玻璃材料将开口定义，而该玻璃材料具有落于5-12ppm/°C范围内的热膨胀系数；以及第二晶粒，安置于该玻璃材料所定义的该开口内，且该第二晶粒与该第一晶粒电性耦接。
12.如权利要求11所述的装置，还包含形成于该装置基板中的多个导电基板穿孔。
13.一种方法，其包含:将玻璃窗口晶圆附接于包括有毗邻装置半导体基板的前侧而形成的多个第一晶粒的该装置半导体基板的背侧，而该玻璃窗口晶圆包括有形成于其中的多个开口及落于该装置基板之热膨胀系数加或减200-500%范围内的热膨胀系数；将第二晶粒安置在各该开口内；以及将各该第二晶粒与该第一晶粒其中之一电性耦接。
14.如权利要求13所述的方法，其特征在于，该玻璃窗口晶圆与该装置半导体基板的该背侧的附接包含将该玻璃窗口晶圆与该装置半导体基板的该背侧粘合。
15.如权利要求13所述的方法，其特征在于，该第二晶粒与该第一晶粒的电性耦接包含进行加热制程以将安置于该第二晶粒与该装置基板之间的导电凸块回流焊。
16.—种方法,其包含:将玻璃窗口晶圆附接于包括有毗邻半导体的装置基板的前侧而形成的多个第一晶粒的该装置半导体硅基板的背侧，而该玻璃窗口晶圆具有形成于其中的多个开口及落于5-12ppm/°C范围内的热膨胀系数；将第二晶粒安置在各该开口内；以及将各该第二晶粒与该第一晶粒的其中之一电性耦接。
17.如权利要求16所述的方法，其特征在于，使该玻璃窗口晶圆与该装置半导体基板的该背侧的附接包含将该玻璃窗口晶圆与该装置半导体基板的该背侧粘合。
18.如权利要求16所述的方法，其特征在于，该第二晶粒与该第一晶粒的电性耦接包含进行加热制程以将安置于该第`二晶粒与该装置基板之间的导电凸块回流焊。
【文档编号】H01L21/52GK103681646SQ201310418057
【公开日】2014年3月26日 申请日期:2013年9月13日 优先权日:2012年9月13日
【发明者】R·阿加瓦尔, R·阿拉帕蒂 申请人:格罗方德半导体公司
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