半导体装置及其制造方法

半导体装置及其制造方法
【专利摘要】在温度检测用二极管(1)的下部或者保护用二极管(21、22)的下部形成电容分量区域。此外，在连接温度检测用二极管(1)和阳极电极焊盘(3)的阳极金属布线(6)的下部以及连接温度检测用二极管(1)和阴极电极焊盘(4)的阴极金属布线(7)的下部形成电容分量区域。电容分量区域由夹在多晶硅层之间的绝缘膜构成。具体而言，在半导体基板的第一主面上，依次层叠第一绝缘膜、多晶硅的导电层、第二绝缘膜，在第二绝缘膜的上表面设置多晶硅的温度检测用二极管(1)、保护用二极管(21、22)、阳极金属布线(6)或者阴极金属布线(7)。由此，能够提高温度检测用二极管(1)或者保护用二极管(21、22)的静电耐量。
【专利说明】半导体装置及其制造方法

【技术领域】
[0001] 本发明涉及一种具备M0S型半导体元件和温度检测用二极管或保护用二极管的 半导体装置及其制造方法。

【背景技术】
[0002] 已有技术中，为 了防止 MOSFET (Metal Oxide Semiconductor Field Effect Transistor :金属氧化层半导体场效晶体管）或IGBT(Insulated Gate Bipolar Transistor :绝缘栅双极型晶体管）等M0S (用金属-氧化膜-半导体构成绝缘栅）型半导 体元件受到热性破坏，已经公知具备二极管作为过热保护机能的技术。具体而言，作为M0S 型半导体元件的过电压保护，使得在栅极和源极之间或者在栅极和漏极之间具备多个二极 管或者双向二极管。
[0003] 已经揭示有如下的技术：在此类具备温度检测用二极管的已有M0S型半导体装置 中，为了降低作用于温度检测用二极管的高频噪声，在半导体基板的厚度方向上重叠形成 电容器，并将电容器与温度检测用二极管并联电连接（例如，参考下述专利文献1)。
[0004] 此外，作为其它的M0S型半导体装置，揭示有如下技术：为了提高温度检测用二极 管的静电耐量，将保护用电容器和二极管形成在同一基板上，并与温度检测用二极管并联 电连接（例如，参考下述专利文献2、下述专利文献3)。
[0005] 另外，作为其它的M0S型半导体装置，揭示有具备如下电容器的技术：当由于静电 放电等而在温度检测用二极管的保护用二极管上反向施加了超过保护用二极管的击穿电 压的电压时，该电容器用于防止特性变化或者损伤等（例如，参考下述专利文献4)。
[0006] 此外，作为其它的M0S型半导体装置，揭示有如下技术：为了不使温度检测用二 极管的设置位置受到温度检测用二极管的下部（比温度检测用二极管更靠半导体基板侧 的部分）扩散结构的限制，而在半导体基板上形成绝缘膜，在该绝缘膜上形成导电层，进而 在导电层上隔着绝缘膜形成温度检测用二极管，将温度检测用二极管与半导体基板电隔离 (例如，参考下述专利文献5)。
[0007] 另外，作为其它的M0S型半导体装置，揭示有如下装置：在形成于半导体基板主面 上的绝缘膜上，隔着绝缘膜形成2层多晶硅二极管，并且在多晶硅二极管之间具备绝缘膜 作为电容分量区域（例如，参考下述专利文献6)。下述专利文献6中，作为电容器的绝缘膜 具有开口部，绝缘膜上部的多晶硅二极管和绝缘膜下部的多晶硅二极管凭借开口部进行连 接。通过如此形成2层多晶硅二极管，实现了多晶管二极管占用面积的小型化，并且通过将 电容器与半导体基板电绝缘，得到了稳定的静电电容。
[0008] 此外，作为其它的M0S型半导体装置，揭示有如下装置：在栅极焊盘内形成带状或 矩形状的多个齐纳二极管，并且将它们并联连接，以提高静电耐量（例如，参考下述专利文 献7)。此外，作为M0S型半导体装置的制造方法，揭示有以下制造方法：为了减少在同一半 导体基板上与绝缘栅型半导体元件一起形成多晶硅二极管、电容器以及电阻时的工序数， 形成栅极氧化膜以及比栅极氧化膜更厚的氧化膜，在其上形成多晶硅层，进行图案形成处 理以形成栅电极、二极管、电容器以及电阻（例如，参考下述专利文献8)。
[0009] 此外，作为M0S型半导体装置的其它制造方法，揭示有以下方法：在同一工序中与 栅极氧化膜一起形成温度检测用二极管和半导体基板之间的绝缘膜（例如，参考下述专利 文献9)。 现有技术文献 专利文献
[0010] 专利文献1 :日本专利第4329829号公报 专利文献2 :日本专利特开平7 - 202224号公报 专利文献3 :日本专利第4765252号公报 专利文献4 :日本专利特开2007 - 335474号公报 专利文献5 :日本专利特开2005 - 26279号公报 专利文献6 :日本专利特开平6 - 45620号公报 专利文献7 :日本专利特开2009 - 43953号公报 专利文献8 :日本专利第3413569号公报 专利文献9 :日本专利特开2010 - 129707号公报


【发明内容】
发明所要解决的技术问题
[0011] 已有的M0S型半导体装置中，如图20所示，在M0S型半导体装置的温度最高的中 央部附近设置温度检测用二极管1。图20是表示现有的M0S型半导体装置的结构的平面 图。图21是表示图20的切割线A-A'处的截面结构的截面图。如图21所示，温度检测用 二极管1、阳极电极焊盘3以及阴极电极焊盘4形成在比栅极绝缘膜32厚的绝缘膜19上。 还在绝缘膜19上形成连接温度检测用二极管1和阳极电极焊盘3的阳极金属布线6、连接 温度检测用二极管1和阴极电极焊盘4的阴极金属布线7等。在绝缘膜19上形成这些M0S 型半导体装置的组成部分是为了防止施加于栅电极焊盘5、源电极34、阳极电极或者阴极 电极的静电或者过电压破坏温度检测用二极管1或保护用二极管21、22等。
[0012] 然而，温度检测用二极管1或保护用二极管21、22等存在静电耐量较低的问题。为 了提高温度检测用二极管1的静电耐量，采取了连接形成温度检测用二极管1的保护用二 极管的大电阻等方法。但是，在为了保护温度检测用二极管1而形成大二极管的情况下，会 存在漏电流增加的问题，或者由于无效面积的增加而引起导通电阻（导通电压）增加的问 题、元件面积（有源区域8的面积）增加、成本上升的问题等。
[0013] 此外，M0S型半导体元件的栅电极33和源电极34之间形成的保护用二极管21、 M0S型半导体元件的栅电极33和漏电极35之间形成的保护用二极管22等沿着栅电极焊盘 5形成。如此一来，为了提高保护用二极管21、22的静电容量，必须增大保护用二极管21、 22的pn结面积，进而导致了保护用二极管21、22的面积增加。因此，存在有源区域8的面 积减少，导通电阻增加的问题。
[0014] 本发明的目的在于，提供一种能够提高温度检测用二极管或者保护用二极管的静 电耐量的半导体装置及其制造方法，以解决上述已有技术的问题。 解决技术问题的技术方案
[0015] 为了解决上述问题，实现本发明的目的，本发明的半导体装置具备：使电流在半导 体基板的厚度方向上流动的半导体元件；以及与所述半导体元件相连接的二极管，其特征 如下。在所述半导体基板的第一主面上形成第一绝缘膜。在所述第一绝缘膜上形成导电层。 在所述导电层上形成第二绝缘膜。设置由形成在所述第二绝缘膜上的第一导电型层和第二 导电型层构成的所述二极管。形成将所述第一导电型层和所述导电层之间的所述第二绝缘 膜作为第一电容分量区域的第一电容器。形成将所述第二导电型层和所述导电层之间的所 述第二绝缘膜作为第二电容分量区域的第二电容器。所述导电层被电绝缘。
[0016] 此外，本发明的半导体装置在上述发明中进一步具有如下特征。所述半导体元件 具备如下结构。在所述半导体基板的所述第一主面的表面层形成第一导电型的第一半导体 层。在所述第一半导体层的所述第一主面侧的表面层选择性地形成第二导电型的第一半导 体区域。在所述第一半导体区域的所述第一主面侧的表面层选择性地形成第一导电型的第 二半导体区域。隔着栅绝缘膜在所述第一半导体层和所述第二半导体区域所夹部分中的所 述第一半导体区域的表面上形成栅电极。
[0017] 此外，本发明的半导体装置在上述发明中具有如下特征：还具备第三电容器，所述 第三电容器将所述导电层和所述半导体基板之间的所述第一绝缘膜作为第三电容分量区 域。
[0018] 此外，本发明的半导体装置在上述发明中进一步具有如下特征。所述导电层被分 割成：隔着所述第二绝缘膜与所述第一导电型层相对的第一导电层部；以及隔着所述第二 绝缘膜与所述第二导电型层相对的第二导电层部。用所述第二绝缘膜来填入所述第一导电 层部和所述第二导电层部之间。形成将填入所述第一导电层部和所述第二导电层部之间的 所述第二绝缘膜作为第三电容分量区域的第三电容器。
[0019] 此外，本发明的半导体装置在上述发明中进一步具有如下特征。形成将所述第一 导电层部和所述半导体基板之间的所述第一绝缘膜作为第四电容分量区域的第四电容器。 形成将所述第二导电层部和所述半导体基板之间的所述第一绝缘膜作为第五电容分量区 域的第五电容器。
[0020] 此外，为了解决上述问题，实现本发明的目的，本发明的半导体装置具备：使电流 在半导体基板的厚度方向上流动的半导体元件；以及检测所述半导体元件的温度的温度检 测用二极管，其特征如下。在所述半导体元件的有源区域内设置所述温度检测用二极管。在 所述半导体基板的第一主面侧设置与所述温度检测用二极管的阳极相连接的阳极金属布 线。在所述半导体基板的所述第一主面侧设置与所述温度检测用二极管的阴极相连接的阴 极金属布线。所述阳极金属布线以及所述阴极金属布线这两者与所述半导体基板之间形成 第一绝缘膜，所述第一绝缘膜形成在所述半导体基板的所述第一主面上。在所述第一绝缘 膜上形成导电层。在所述导电层上形成第二绝缘膜。在所述第二绝缘膜与所述阳极金属布 线之间形成与所述阳极金属布线相连接的第一半导体层。在所述第二绝缘膜与所述阴极金 属布线之间形成与所述阴极金属布线相连接的第二半导体层。形成将所述第一半导体层和 所述导电层之间的所述第二绝缘膜作为第一电容分量区域的第一电容器。将所述第二半导 体层和所述导电层之间的所述第二绝缘膜作为第二电容分量区域的第二电容器。所述导电 层被电绝缘。
[0021] 此外，本发明的半导体装置在上述发明中进一步具有如下特征。所述半导体元件 具备如下结构。在所述半导体基板的所述第一主面的表面层形成第一导电型的第一半导体 层。在所述第一半导体层的所述第一主面侧的表面层选择性地形成第二导电型的第一半导 体区域。在所述第一半导体区域的所述第一主面侧的表面层选择性地形成第一导电型的第 二半导体区域。隔着栅绝缘膜在所述第一半导体层和所述第二半导体区域所夹部分中的所 述第一半导体区域的表面上形成栅电极。
[0022] 此外，本发明的半导体装置在上述发明中具有如下特征：还具备第三电容器，所述 第三电容器将所述导电层和所述半导体基板之间的所述第一绝缘膜作为第三电容分量区 域。
[0023] 此外，本发明的半导体装置在上述发明中还具有如下特征。所述导电层被分割成： 隔着所述第二绝缘膜与所述第一半导体层相对的第一导电层部；以及隔着所述第二绝缘膜 与所述第二半导体层相对的第二导电层部。用所述第二绝缘膜来填入所述第一导电层部和 所述第二导电层部之间。形成将填入所述第一导电层部和所述第二导电层部之间的所述第 二绝缘膜作为第三电容分量区域的第三电容器。
[0024] 此外，本发明的半导体装置在上述发明中还具有如下特征。形成将所述第一导电 层部和所述半导体基板之间的所述第一绝缘膜作为第四电容分量区域的第四电容器。形成 将所述第二导电层部和所述半导体基板之间的所述第一绝缘膜作为第五电容分量区域的 第五电容器。
[0025] 此外，本发明的半导体装置在上述发明中具有如下特征：所述二极管是形成在所 述半导体元件的有源区域内的、检测所述半导体元件的温度的温度检测用二极管。
[0026] 此外，本发明的半导体装置在上述发明中具有如下特征：还包括：与所述栅电极 相连接的栅电极焊盘；以及与所述第一半导体区域以及所述第二半导体区域相连接的源电 极。所述二极管是形成在所述栅电极焊盘和所述源电极之间的保护用二极管。
[0027] 此外，本发明的半导体装置在上述发明中具有如下特征：还包括：与所述栅电极 相连接的栅电极焊盘；第一导电型的第三半导体区域，所述第三半导体区域选择性地形成 在所述第一半导体层的所述第一主面侧的表面层；以及与所述第三半导体区域相连接的漏 电极。所述二极管是形成在所述栅电极焊盘和所述漏电极之间的保护用二极管。
[0028] 为了解决上述问题，实现本发明的目的，本发明的半导体装置的制造方法在上述 发明中具有如下特征。首先，进行在所述第一半导体区域上形成所述栅绝缘膜以及所述第 一绝缘膜的工序。接着，进行在所述栅绝缘膜上形成由多晶硅构成的所述栅电极，并且在所 述第一绝缘膜上形成由多晶硅构成的所述导电层的工序。接着，进行对所述栅电极以及所 述导电层进行图案形成处理的工序。接着，进行在图案形成处理后的所述导电层上形成所 述第二绝缘膜的工序。接着，进行在所述第二绝缘膜上形成由多晶硅构成的第二半导体层 的工序。接着，进行通过进行第一导电型杂质的离子注入，在所述第二半导体层上选择性地 形成所述二极管的所述第一导电型层，并且在所述第一半导体区域的所述第一主面侧的表 面层形成所述第二半导体区域，作为所述半导体元件的源区域的工序。
[0029] 为了解决上述问题，实现本发明的目的，本发明的半导体装置的制造方法在上述 发明中具有如下特征。首先，进行在所述第一半导体区域上形成所述栅绝缘膜以及所述第 一绝缘膜的工序。接着，进行在所述栅绝缘膜上形成由多晶硅构成的所述栅电极，并且在所 述第一绝缘膜上形成由多晶硅构成的所述导电层的工序。接着，进行对所述栅电极以及所 述导电层进行图案形成处理的工序。接着，进行在图案形成处理后的所述导电层上形成所 述第二绝缘膜的工序。接着，进行在所述第二绝缘膜上的所述阳极金属布线一侧形成由多 晶硅构成的所述第一半导体层，并且在所述第二绝缘膜上的所述阴极金属布线一侧形成由 多晶硅构成的所述第二半导体层的工序。
[0030] 为了解决上述问题，实现本发明的目的，本发明的半导体装置具备：使电流在半导 体基板的厚度方向上流动的绝缘栅型半导体元件；以及与所述绝缘栅型半导体元件相连接 的二极管，其特征如下。在所述半导体基板的第一主面上形成第一绝缘膜，所述第一绝缘膜 的厚度大于等于所述绝缘栅型半导体元件的栅绝缘膜的厚度、小于等于1000A。设置由形 成在所述第一绝缘膜上的第一导电型层和第二导电型层构成的所述二极管。形成将所述第 一导电型层和所述半导体基板之间的所述第一绝缘膜作为第一电容分量区域的第一电容 器。形成将所述第二导电型层和所述半导体基板之间的所述第一绝缘膜作为第二电容分量 区域的第二电容器。
[0031] 此外，本发明的半导体装置在上述发明中具有如下特征。所述绝缘栅型半导体元 件具备如下结构。在所述半导体基板的所述第一主面的表面层形成第一导电型的第一半导 体层。在所述第一半导体层的所述第一主面侧的表面层选择性地形成第二导电型的第一半 导体区域。在所述第一半导体区域的表面层选择性地形成第一导电型的第二半导体区域。 隔着所述栅绝缘膜在所述第一半导体层和所述第二半导体区域所夹部分中的所述第一半 导体区域的表面上形成栅电极。
[0032] 此外，为了解决上述问题，实现本发明的目的，本发明的半导体装置具备：使电流 在半导体基板的厚度方向上流动的绝缘栅型半导体元件；以及检测所述绝缘栅型半导体元 件的温度的温度检测用二极管，其特征如下。在所述绝缘栅型半导体元件的有源区域内设 置所述温度检测用二极管。在所述半导体基板的第一主面侧设置与所述温度检测用二极管 的阳极相连接的阳极金属布线。在所述半导体基板的所述第一主面侧设置与所述温度检测 用二极管的阴极相连接的阴极金属布线。所述阳极金属布线以及所述阴极金属布线这两者 与所述半导体基板之间形成第一绝缘膜，所述第一绝缘膜形成在所述半导体基板的所述第 一主面上，所述第一绝缘膜的厚度大于等于所述绝缘栅型半导体元件的栅绝缘膜的厚度、 小于等于1000A。在所述第一绝缘膜与所述阳极金属布线之间形成与所述阳极金属布线相 连接的第一半导体层。在所述第一绝缘膜与所述阴极金属布线之间形成与所述阴极金属布 线相连接的第二半导体层。形成将所述第一半导体层和所述半导体基板之间的所述第一绝 缘膜作为第一电容分量区域的第一电容器。形成将所述第二半导体层和所述半导体基板之 间的所述第一绝缘膜作为第二电容分量区域的第二电容器。
[0033] 此外，本发明的半导体装置在上述发明中还具有如下特征。所述绝缘栅型半导体 元件具备如下结构。在所述半导体基板的所述第一主面的表面层形成第一导电型的第一半 导体层。在所述第一半导体层的所述第一主面侧的表面层选择性地形成第二导电型的第一 半导体区域。在所述第一半导体区域的所述第一主面侧的表面层选择性地形成第一导电型 的第二半导体区域。隔着所述栅绝缘膜在所述第一半导体层和所述第二半导体区域所夹部 分中的所述第一半导体区域的表面上形成栅电极。
[0034] 此外，本发明的半导体装置在上述发明中具有如下特征：所述二极管是形成在所 述绝缘栅型半导体元件的有源区域内的、检测所述绝缘栅型半导体元件的温度的温度检测 用二极管。
[0035] 此外，本发明的半导体装置在上述发明中具有如下特征：还包括：与所述栅电极 相连接的栅电极焊盘；以及与所述第一半导体区域以及所述第二半导体区域相连接的源电 极。所述二极管是形成在所述栅电极焊盘和所述源电极之间的保护用二极管。
[0036] 此外，本发明的半导体装置在上述发明中具有如下特征：还包括：与所述栅电极 相连接的栅电极焊盘；第一导电型的第三半导体区域，所述第三半导体区域选择性地形成 在所述第一半导体层的所述第一主面侧的表面层；以及与所述第三半导体区域相连接的漏 电极。所述二极管是形成在所述栅电极焊盘和所述漏电极之间的保护用二极管。
[0037] 此外，本发明的半导体装置在上述发明中具有如下特征：利用多晶硅形成所述温 度检测用二极管。此外，本发明的半导体装置在上述发明中具有如下特征：利用多晶硅形成 所述保护用二极管。
[0038] 此外，本发明的半导体装置在上述发明中具有如下特征：利用多晶硅形成所述导 电层。
[0039] 此外，本发明的半导体装置在上述发明中具有如下特征：所述温度检测用二极管 是齐纳二极管。此外，本发明的半导体装置在上述发明中具有如下特征：所述保护用二极管 是齐纳二极管。
[0040] 此外，本发明的半导体装置在上述发明中具有如下特征：所述半导体元件是沟道 型绝缘栅半导体元件。此外，本发明的半导体装置在上述发明中具有如下特征：所述绝缘栅 型半导体元件是沟道型绝缘栅半导体元件。 发明效果
[0041] 根据本发明的半导体装置及其制造方法，在温度检测用二极管的下部、与温度检 测用二极管的阳极电极连接的阳极金属布线的下部、或者与温度检测用二极管的阴极电极 连接的阴极金属布线的下部形成电容分量区域，由此实现了能够提高温度检测用二极管的 静电耐量的效果。此外，根据本发明的半导体装置及其制造方法，形成保护用二极管的下部 电容分量区域，由此实现了能够提高保护用二极管的静电耐量的效果。

【专利附图】

【附图说明】
[0042] 图1是表示本发明实施方式1的半导体装置的结构的说明图。 图2是表示本发明实施方式2的半导体装置的结构的截面图。 图3是表示本发明实施方式2的半导体装置的电路结构的电路图。 图4是表示本发明实施方式2的半导体装置的结构的截面图。 图5是表示本发明实施方式3的半导体装置的结构的说明图。 图6是表示本发明实施方式4的半导体装置的结构的说明图。 图7是表示本发明实施方式5的半导体装置的结构的截面图。 图8是表示本发明实施方式5的半导体装置的结构的另一例的截面图。 图9是表示本发明实施方式6的半导体装置的结构的截面图。 图10是表示本发明实施方式6的半导体装置的结构的截面图。 图11是表示本发明实施方式7的半导体装置的结构的说明图。 图12是表示本发明实施方式8的半导体装置的结构的截面图。 图13是表示本发明实施方式8的半导体装置的电路结构的电路图。 图14是表示本发明实施方式8的半导体装置的结构的截面图。 图15是表示本发明实施方式9的半导体装置的结构的说明图。 图16是表示本发明实施方式10的半导体装置的结构的说明图。 图17是表示本发明实施方式11的半导体装置的结构的截面图。 图18是表示本发明实施方式12的半导体装置的制造方法的截面图。 图19是表示本发明实施方式13的半导体装置的制造方法的截面图。 图20是表示现有的MOS型半导体装置的结构的平面图。 图21是表示图20的切割线A-A'处的截面结构的截面图。

【具体实施方式】
[0043] 下面，基于附图详细说明本发明的半导体装置及其制造装置的理想的实施方式。 在本说明书以及附图中，标记有η或p的层、区域分别表示电子或空穴是多数载流子。另外， η或ρ上标注的+和-分别表示比未标注+和-的层、区域的杂质浓度高和低。此外，在以 下实施方式的说明以及附图中，在同样的结构中附加相同的标号，并省略重复的说明。
[0044] 以下各实施方式中，对使用M0SFET(绝缘栅型电场效应晶体管）作为M0S型半 导体元件的情形进行了说明，但是，M0S型半导体元件不限于M0SFET，也可以使用例如 IGBT(绝缘栅型双极晶体管）等。
[0045] 此外，权利要求书所记载的温度检测用二极管以及保护用二极管分别表示温度检 测用二极管1以及保护用二极管2。
[0046] 实施方式1. 下面对本发明实施方式1的半导体装置进行说明。图1是表示本发明实施方式1的半 导体装置的结构的说明图。图1(a)示出了表示本发明实施方式1的半导体装置的结构的 平面图，图1(b)示出了图1(a)的保护用二极管21、22的等效电路图。
[0047] 如图1 (a)、图1 (b)所示，实施方式1的半导体装置具备M0SFET51、温度检测用二 极管1、和保护用二极管21、22 (保护用二极管2)。温度检测用二极管1具有检测M0SFET51 的温度的功能。保护用二极管21连接在M0SFET51的栅极G和源极S之间，具有例如防止静 电、浪涌（瞬态过电压）所造成的绝缘破坏的功能。保护用二极管22连接在M0SFET51的 栅极G和漏极D之间，具有例如防止静电、浪涌（瞬态过电压）所造成的元件破坏的功能。
[0048] 温度检测用二极管1形成在温度最高的M0SFET51的有源区域8的中央部附近。设 置M0SFET51的源电极34(源极S)，使其覆盖有源区域8中除温度检测用二极管1、阳极金 属布线6以及阴极金属布线7之外的部分。在有源区域8的外周部形成有与温度检测用二 极管1的阳极A相连接的阳极电极焊盘3、与温度检测用二极管1的阴极K相连接的阴极电 极焊盘4以及与M0SFET51的栅极G相连接的栅电极焊盘5。阳极电极焊盘3、阴极电极焊 盘4以及栅电极焊盘5例如沿着有源区域8的外周设置。M0SFET51的漏电极35 (漏极D) 比栅电极焊盘5设置得更靠半导体装置的外周侧。
[0049] 温度检测用二极管1与阳极电极焊盘3及阴极电极焊盘4隔开设置。用阳极金属 布线6连接温度检测用二极管1的阳极A (图1(b))和阳极电极焊盘3。用阴极金属布线7 连接温度检测用二极管1的阴极K和阴极电极焊盘4。阳极金属布线6和阴极金属布线7 分别沿着例如有源区域8的外周从温度检测用二极管1延伸至阳极电极焊盘3以及阴极电 极焊盘4。保护用二极管21沿着栅电极焊盘5、阳极电极焊盘3以及阴极电极焊盘4形成 在栅电极焊盘5的半导体装置的内侧（有源区域8的中央部侧），与栅电极焊盘5和源电极 34相连接。
[0050] 保护用二极管22沿着栅电极焊盘5的半导体装置的外周侧形成，与栅电极焊盘5 和漏电极35相连接。在阳极金属布线6的下部（设置在比阳极金属布线6更靠近纸面内 侧的省略图示的半导体基板侧的部分）以及阴极金属布线7的下部（比阴极金属布线7更 靠近半导体基板侧的部分）形成半导体层和电容分量区域（未图示），该电容分量区域与 该半导体层的下表面（省略图示的半导体基板侧的面）接触，用于提高温度检测用二极管 1的静电耐量。
[0051] 此外，在温度检测用二极管1的下部（比温度检测用二极管1更靠近半导体基板 侧的部分）以及保护用二极管21、22的下部（比保护用二极管21、22更靠近半导体基板侧 的部分）也形成电容分量区域（未图示），能够在不减小有源区域8的面积的情况下提高温 度检测用二极管1以及保护用二极管21、22的静电耐量。根据用途可以分别独立地形成温 度检测用二极管1、保护用二极管21、22,或者可以将它们组合形成。
[0052] 如上所述，根据实施方式1，通过在连接温度检测用二极管1和阳极电极焊盘3的 阳极金属布线6的下部以及连接温度检测用二极管1和阴极电极焊盘4的阴极金属布线7 的下部形成电容分量区域，能够提高温度检测用二极管1的静电耐量。此外，根据实施方式 1，通过在温度检测用二极管1以及保护用二极管21、22的下部形成电容分量区域，能够在 不减小有源区域8的面积的情况下提高温度检测用二极管1以及保护用二极管21、22的静 电耐量。
[0053] 实施方式2. 对于本发明实施方式2的半导体装置，将对实施方式1的温度检测用二极管1、阳极金 属布线6以及阴极金属布线7进行详细说明。图2及图4是表示本发明实施方式2的半导 体装置的结构的截面图。图3是表示本发明实施方式2的半导体装置的电路结构的电路图。 实施方式2的半导体装置的平面结构同图1所示的实施方式1的平面结构相同。图2是表 示图1(a)的切割线A-A'处的截面结构的截面图。图3是图2的等效电路图。图4是表示 图1(a)的切割线B-B，处的截面结构的截面图。
[0054] 如图2?4所示，实施方式2的半导体装置中，在半导体基板100的第一主面侧， 形成η_型第一半导体层9,该层将成为M0SFET51的漂移区域。在第一半导体层9的表面层 (基板第一主面侧的表面层，下面简称为表面层）形成有Ρ型第一半导体区域10,该区域将 成为M0SFET51的基极区域。在半导体基板100的第二主面侧形成有η+型漏极区域38。在 漏极区域38的表面（半导体基板100的第二主面）形成有漏电极37。
[0055] 导通状态时有电流流过的有源区域8中，形成有沟槽31，该沟槽31从半导体基板 100的第一主面开始贯穿第一半导体区域10直至第一半导体层9。在沟槽31的内部，沿着 沟槽31的内壁形成有栅绝缘膜32。此外，在沟槽31的内部，隔着栅绝缘膜32填入栅电极 33。栅绝缘膜32由氧化膜构成。栅电极33由掺杂了杂质（例如η型杂质）的多晶硅构成， 并被层间绝缘膜17覆盖。与沟槽31的侧壁相邻地形成有η+型第二半导体区域11，该区域 将成为源极区域。源电极34与第二半导体区域11以及第一半导体区域10接触（导通连 接）。
[0056] 在温度检测用二极管1的下部（比温度检测用二极管1更靠近半导体基板100侧 的部分），在第一半导体区域10上（即，半导体基板100的第一主面上）形成第一绝缘膜 12。第一绝缘膜12由氧化膜构成。从例如防止静电或过电压等造成电压破坏的角度来看， 第一绝缘膜12的厚度要大于等于栅绝缘膜32的厚度。第一绝缘膜12的上表面（与半导 体基板100侧相反一侧的表面）形成有由掺杂了杂质的多晶娃构成的n+型导电层14。在 导电层14的上表面形成第二绝缘膜13。在第二绝缘膜13的上表面用多晶硅形成温度检测 用二极管1。第二绝缘膜13由氧化膜构成。从例如防止静电或过电压等造成电压破坏的角 度来看，第二绝缘膜13的厚度要大于等于栅绝缘膜32的厚度。
[0057] 串联多个由p+型层111和n+型层112构成的齐纳二极管，从而构成温度检测用二 极管1。P+型层111由例如掺杂了硼元素⑶的多晶硅构成。n+型层112由例如掺杂了砷 元素（As)、或磷（P)等的多晶硅构成。
[0058] 阳极金属布线6连接温度检测用二极管1和阳极电极焊盘3。在阳极金属布线6 的下部（比阳极金属布线6更靠近半导体基板100侧的部分），在第一半导体区域10上形 成由厚度在栅绝缘膜32的厚度以上的氧化膜构成的第一绝缘膜12。在第一绝缘膜12的上 表面用多晶硅形成导电层14。在导电层14的上表面形成由厚度在栅绝缘膜32的厚度以上 的氧化膜构成的第二绝缘膜13。在第二绝缘膜13的上表面形成第一半导体层15。
[0059] 阴极金属布线7连接温度检测用二极管1和阴极电极焊盘4。在阴极金属布线7 的下部（比阴极金属布线7更靠近半导体基板100侧的部分），在第一半导体区域10上形 成由厚度在栅绝缘膜32的厚度以上的氧化膜构成的第一绝缘膜12。在第一绝缘膜12的上 表面用多晶硅形成导电层14。在导电层14的上表面形成由厚度在栅绝缘膜32的厚度以上 的氧化膜构成的第二绝缘膜13。在第二绝缘膜13的上表面形成第二半导体层16。
[0060] 第一半导体层15以及第二半导体层16由掺杂了杂质的多晶娃构成。第一半导体 层15以及第二半导体层16的厚度（膜厚）为例如0.5μπι?Ιμπι左右。在形成温度检测 用二极管1的同一工序中进行用于形成第一半导体层15以及第二半导体层16的多晶硅的 形成、离子注入以及热扩散的工序。第一半导体层15以及第二半导体层16的导电型可以 是Ρ型、η型中的任一种导电型。掺杂在多晶硅中的杂质在要将多晶硅形成为例如ρ型的 情况下可以使用硼元素，而在形成为η型的情况下可以使用砷元素或者磷等。
[0061] 阳极金属布线6的下部的第一半导体层15以及阴极金属布线7的下部的第二半 导体层16形成在同一第一半导体区域10、第一绝缘膜12、导电层14以及第二绝缘膜13上。
[0062] 此外，温度检测用二极管1、阳极金属布线6的下部的第一半导体层15以及阴极金 属布线7的下部的第二半导体层16形成在同一第一半导体区域10、第一绝缘膜12、导电层 14以及第二绝缘膜13上。
[0063] 导电层14是例如以4Χ 102°cnT3至5Χ 102°cnT3的杂质浓度掺杂成η型的多晶硅。 导电层14与例如设在沟槽13内部的栅电极33同时形成。因此，导电层14的厚度只要是 填入沟槽31内部所需的厚度即可，而在本发明实施方式2中只要是例如0. 5 μ m左右即可。
[0064] 利用层间绝缘膜17以及第二绝缘膜13,导电层14同栅电极33、源电极34、漏电极 35、阳极电极以及阴极电极电绝缘。如此一来，能够避免施加到各电极的浪涌电压对导电层 14造成不利影响。
[0065] 通过如此在第一半导体区域10上层叠第一绝缘膜12、导电层14以及第二绝缘膜 13,并在第二绝缘膜13的上表面设置温度检测用二极管1，能够形成将温度检测用二极管1 和导电层14之间的第二绝缘膜13作为电容分量区域的电容器C2 (C2a?C2j)。此外，能够 形成将导电层14和第一半导体区域10之间的第一绝缘膜12作为电容分量区域的电容器 Cl(Cla ?Cle)。
[0066] 另外，通过在第一半导体区域10上层叠第一绝缘膜12、导电层14以及第二绝缘膜 13,并在第二绝缘膜13的上表面设置第一半导体层15,能够形成将阳极金属布线6的下部 的第一半导体层15和导电层14之间的第二绝缘膜13作为电容分量区域的电容器C4。另 夕卜，通过在第一半导体区域10上层叠第一绝缘膜12、导电层14以及第二绝缘膜13,并在第 二绝缘膜13的上表面设置第二半导体层16,能够形成将阴极金属布线7的下部的第二半导 体层16和导电层14之间的第二绝缘膜13作为电容分量区域的电容器C5。此外，能够形成 将导电层14和第一半导体区域10之间的第一绝缘膜12作为电容分量区域的电容器C3。 [0067] 对于电容器C4和电容器C5而言，即便不在第二绝缘膜13的上表面形成第一半导 体层15和第二半导体层16,而直接形成阳极金属布线6和阴极金属布线7也能够将第二绝 缘膜13作为电容分量区域，但是基于以下理由并不优选。形成阳极金属布线6以及阴极金 属布线7之前，用层间绝缘膜17覆盖半导体基板100的第一主面侧，进行蚀刻层间绝缘膜 17的工序。在没有在第二绝缘膜13的上表面形成第一半导体层15以及第二半导体层16 的情况下，由于蚀刻层间绝缘膜17的工序，在第二绝缘膜13的表面产生蚀刻残渣、损伤等。 由此，第二绝缘膜13的厚度产生波动，电容分量区域产生波动。
[0068] 因此，通过在第二绝缘膜13的上表面形成第一半导体层15以及第二半导体层16， 能够不受蚀刻层间绝缘膜17的影响，形成具有稳定电容分量区域的电容器C4以及电容器 C5〇
[0069] 通过改变第二绝缘膜13的厚度，能够将把第二绝缘膜13作为电容分量区域的电 容器C2、电容器C4、电容器C5的电容调整成需要的静电耐量。
[0070] 例如，在温度检测用二极管1的静电耐压为200V左右的情况下，由于需要将静电 电容设置成90pF左右，因此第二绝缘膜13的厚度最好处于栅绝缘膜32的厚度以上1()()0A 以下的范围。
[0071] 另外，第一绝缘膜12的厚度可以大于等于栅绝缘膜32的厚度，但为了将导电层14 和第一半导体区域10之间的第一绝缘膜12用作为电容分量区域，因此最好将其厚度设为 栅绝缘膜32的厚度至1000A左右的范围。而在不将第一绝缘膜12用作为电容分量区域 的情况下，第一绝缘膜12的厚度并没有特别的上限，第一绝缘膜12的厚度例如能够与形成 在半导体基板100的第一主面（表面）上的未图不的场氧化膜的厚度相同。
[0072] 如上所述，根据实施方式2,通过在导电层14和温度检测用二极管1之间形成电容 分量区域，在不增加温度检测用二极管1的面积的情况下，就能够提高温度检测用二极管1 的静电耐量。此外，根据实施方式2,通过在温度检测用二极管1的下部的第一半导体区域 10和导电层14之间形成电容分量区域，能够进一步提高温度检测用二极管1的静电耐量。
[0073] 此外，根据实施方式2,通过在阳极金属布线6及阴极金属布线7的下部的导电层 14与第一半导体层15及第二半导体层16之间形成电容分量区域，在不减小有源区域8的 情况下，就能够提高温度检测用二极管1的静电耐量。此外，根据实施方式2,通过在阳极金 属布线6及阴极金属布线7的下部的导电层14和第一半导体区域10之间形成电容分量区 域，能够进一步提高温度检测用二极管1的静电耐量。
[0074] 实施方式3. 作为本发明实施方式3的半导体装置，将对实施方式1的保护用二极管21进行详细说 明。图5是表示本发明实施方式3的半导体装置的结构的说明图。实施方式3的半导体装 置的平面结构同图1所示的实施方式1的平面结构相同。图5(a)是表示图1(a)的切割线 C-C'处的截面结构的截面图，图5(b)是图5(a)的等效电路图。
[0075] 如图5所示，实施方式3的半导体装置中，在半导体基板100的第一主面侧，形成 n_型第一半导体层9,该层将成为M0SFET51的漂移区域。在第一半导体层9的表面层形成 P型第一半导体区域10,该区域将成为M0SFET51的基极区域。在半导体基板100的第二主 面侧形成有n+型漏极区域38。在漏极区域38的表面形成有漏电极37。
[0076] 有源区域8中，形成有沟槽31，该沟槽31从半导体基板100的第一主面开始贯穿 第一半导体区域10直至第一半导体层9。在沟槽31的内部，沿着沟槽31的内壁形成有栅 绝缘膜32。此外，在沟槽31的内部，隔着栅绝缘膜32填入栅电极33。栅绝缘膜32由氧化 膜构成。栅电极33由掺杂了杂质的多晶硅构成，并被层间绝缘膜17覆盖。与沟槽31的侧 壁相邻地形成有n+型第二半导体区域11，该区域将成为源极区域。源电极34与第二半导 体区域11以及第一半导体区域10接触。
[0077] 在源电极34和栅电极焊盘5之间设置保护用二极管21。在保护用二极管21的下 部，在第一半导体区域10上形成第一绝缘膜12。第一绝缘膜12由氧化膜构成。从例如防 止静电或过电压等造成电压破坏的角度来看，第一绝缘膜12的厚度要大于等于栅绝缘膜 32的厚度。在第一绝缘膜12的上表面形成有掺杂了杂质的多晶娃构成的n+型导电层14。 在导电层14的上表面形成第二绝缘膜13。在第二绝缘膜13的上表面用多晶硅形成保护 用二极管21。保护用二极管21连接在栅极G(栅电极焊盘5)和源极S(源电极34)之间。 第二绝缘膜13由氧化膜构成。从例如防止静电或过电压等造成电压破坏的角度来看，第二 绝缘膜13的厚度要大于等于栅绝缘膜32的厚度。
[0078] 栅极G和源极S之间的保护用二极管21是由p+型层111和n+型层112构成的多 级双向齐纳二极管。即，保护用二极管21通过在p+型层111和n+型层112的排列方向上反 复交替设置P+型层111和n+型层112而成。保护用二极管21的两端部是n+型层112, 一 个端部的n+型层112与栅极G连接，另一个端部的n+型层112与源极S连接。p+型层111 由例如掺杂了硼元素（B)的多晶硅构成。n+型层112由例如掺杂了砷元素、或磷等的多晶 硅构成。
[0079] 导电层14是例如以4X 102°cnT3至5X 102°cnT3的杂质浓度掺杂成η型的多晶硅。 导电层14与例如设在沟槽13内部的栅电极33同时形成。因此，导电层14的厚度只要是 填入沟槽31内部所需的厚度即可，而在本发明实施方式中只要是0. 5 μ m左右即可。
[0080] 利用层间绝缘膜17以及第二绝缘膜13,将导电层14同栅电极33、源电极34、漏电 极35、阳极电极以及阴极电极电绝缘。如此一来，能够避免施加到各电极的浪涌电压对导电 层14造成不利影响。
[0081] 通过如此在第一半导体区域10上层叠第一绝缘膜12、导电层14以及第二绝缘膜 13,并在第二绝缘膜13的上表面设置保护用二极管21，能够形成将保护用二极管21和导电 层14之间的第二绝缘膜13作为电容分量区域的电容器C7 (C7a?C7e)。此外，能够形成将 导电层14和第一半导体区域10之间的第一绝缘膜12作为电容分量区域的电容器C6。 [0082] 通过改变第二绝缘膜13的厚度，能够将把第二绝缘膜13作为电容分量区域的电 容器C7的电容调整成需要的静电耐量。例如，在保护用二极管21的静电耐压为200V左右 的情况下，由于需要将静电电容设置成90pF左右，因此第二绝缘膜13的厚度最好处于栅绝 缘膜32的厚度以上1000A以下的范围。
[0083] 另外，第一绝缘膜12的厚度可以大于等于栅绝缘膜32的厚度，但为了将导电层14 和第一半导体区域10之间的第一绝缘膜12用作为电容分量区域，因此最好将其厚度设为 栅绝缘膜32的厚度至丨000A左右的范围。而在不将第一绝缘膜12用作为电容分量区域 的情况下，第一绝缘膜12的厚度并没有特别的上限，第一绝缘膜12的厚度例如能够与形成 在半导体基板100的第一主面上的未图示的场氧化膜的厚度相同。
[0084] 如上所述，根据实施方式3,通过在导电层14和保护用二极管21之间形成电容分 量区域，在不增加保护用二极管21的面积的情况下，就能够提高保护用二极管21的静电耐 量。此外，根据实施方式3,通过在保护用二极管21的下部的第一半导体区域10和导电层 14之间形成电容分量区域，能够进一步提高保护用二极管21的静电耐量。
[0085] 实施方式4. 作为本发明实施方式4的半导体装置，将对实施方式1的保护用二极管22进行详细说 明。图6是表示本发明实施方式4的半导体装置的结构的说明图。实施方式4的半导体装 置的平面结构同图1所示的实施方式1的平面结构相同。图6(a)是表示图1(a)的切割线 D-D'处的截面结构的截面图，图6(b)是图6(a)的等效电路图。
[0086] 如图6所示，实施方式4的半导体装置中，在半导体基板100的第一主面侧，形成 n_型第一半导体层9,该层将成为M0SFET51的漂移区域。在第一半导体层9的栅电极焊盘 5侧（内侧）的表面层形成p型第一半导体区域10,该区域将成为M0SFET51的基极区域。 在第一半导体层9的漏电极35侧（外周侧）的表面层形成n+型漏极区域36。在半导体基 板100的第二主面侧形成有n+型漏极区域38。在漏极区域38的表面形成有漏电极37。 [0087] 在栅电极焊盘5和漏电极35之间设置保护用二极管22。在半导体基板100的第 一主面上，以横跨栅电极焊盘5侧的第一半导体区域10和漏电极35侧的漏极区域36的方 式形成第一绝缘膜12。第一绝缘膜12由氧化膜构成。从例如防止静电或过电压等造成电 压破坏的角度来看，第一绝缘膜12的厚度要大于等于栅绝缘膜32的厚度。在第一绝缘膜 12的上表面形成有掺杂了杂质的多晶娃构成的n+型导电层14。在导电层14的上表面形 成第二绝缘膜13。在第二绝缘膜13的上表面用多晶硅形成保护用二极管22。保护用二极 管22连接在栅极G (栅电极焊盘5)和漏极D (漏电极35)之间。第二绝缘膜13由氧化膜 构成。从例如防止静电或过电压等造成电压破坏的角度来看，第二绝缘膜13的厚度要大于 等于栅绝缘膜32的厚度。
[0088] 栅极G和漏极D之间的保护用二极管22是由p+型层111和n+型层112构成的多 级双向齐纳二极管。即，保护用二极管22通过在p+型层111和n+型层112的排列方向上反 复交替设置P+型层111和n+型层112而成。保护用二极管22的两端部是n+型层112, 一 个端部的n+型层112与栅极G连接，另一个端部的n+型层112与漏极D连接。p+型层111 由例如掺杂了硼元素（B)的多晶硅构成。n+型层112由例如掺杂了砷元素、或磷等的多晶 硅构成。
[0089] 导电层14是例如以4X 102°cnT3至5X 102°cnT3的杂质浓度掺杂成η型的多晶硅。 导电层14与例如设在沟槽13内部的栅电极33同时形成。因此，导电层14的厚度只要是 填入沟槽31内部所需的厚度即可，而在本发明实施方式中只要是0. 5 μ m左右即可。
[0090] 利用层间绝缘膜17以及第二绝缘膜13,将导电层14同栅电极33、源电极34、漏电 极35、阳极电极以及阴极电极电绝缘。如此一来，能够避免施加到各电极的浪涌电压对导电 层14造成不利影响。
[0091] 通过如此在第一半导体区域10上层叠第一绝缘膜12、导电层14以及第二绝缘膜 13,并在第二绝缘膜13的上表面设置保护用二极管22,能够形成将保护用二极管22和导电 层14之间的第二绝缘膜13作为电容分量区域的电容器C9 (C9a?C9e)。此外，能够形成将 导电层14和半导体基板100之间的第一绝缘膜12作为电容分量区域的电容器C8。
[0092] 通过改变第二绝缘膜13的厚度，能够将把第二绝缘膜13作为电容分量区域的电 容器C9的电容调整成需要的静电耐量。例如，在保护用二极管22的静电耐压为200V左右 的情况下，由于需要将静电电容设置成90pF左右，因此第二绝缘膜13的厚度最好处于栅绝 缘膜32的厚度以上1000A以下的范围。
[0093] 另外，第一绝缘膜12的厚度可以大于等于栅绝缘膜32的厚度，但为了将导电层14 和半导体基板100之间的第一绝缘膜12用作为电容分量区域，因此最好将其厚度设为栅绝 缘膜32的厚度至1000A左右的范围。而在不将第一绝缘膜12用作为电容分量区域的情况 下，第一绝缘膜12的厚度并没有特别的上限，第一绝缘膜12的厚度例如能够与形成在半导 体基板100的第一主面上的未图示的场氧化膜的厚度相同。
[0094] 如上所说明的那样，根据实施方式4,具有与实施方式1?3相同的效果。此外，根 据实施方式4,通过在导电层14和保护用二极管22之间形成电容分量区域，在不增加保护 用二极管22的面积的情况下，就能够提高保护用二极管22的静电耐量。此外，根据实施方 式4,通过在保护用二极管22的下部的第一半导体区域10和导电层14之间形成电容分量 区域，能够进一步提高保护用二极管22的静电耐量。
[0095] 实施方式5. 下面对本发明实施方式5的半导体装置进行说明。图7是表示本发明实施方式5的半 导体装置的结构的截面图。图8是表示本发明实施方式5的半导体装置的结构的另一例的 截面图。实施方式5的半导体装置是实施方式2的半导体装置的变形例。实施方式5的半 导体装置的平面结构同图1所示的实施方式1的平面结构相同。实施方式5的半导体装置 与实施方式2的半导体装置的不同点在于，将层间绝缘膜17的夹在第一半导体层15和第 二半导体层16之间的部分作为电容分量区域。
[0096] 图7是表示实施方式5的半导体装置在图1的切割线B-B'处的截面结构的截面 图。缩小阳极金属布线6下部的第一半导体层15和阴极金属布线7下部的第二半导体层 16之间的间隔，能够形成将第一半导体层15和第二半导体层16之间的层间绝缘膜17作为 电容分量区域的电容器C10。第一半导体层15和第二半导体层16之间的间隔可以为例如 0. 5 μ m左右。
[0097] 图8是表示实施方式5的半导体装置在图1的切割线B-B'处的截面结构的另一 例的截面图。以在第一半导体层15和第二半导体层16之间留下凹部的方式形成层间绝缘 膜17。然后，以填入层间绝缘膜17的凹部的方式形成阳极金属布线6,由此能够形成将阳 极金属布线6和第二半导体层16之间的层间绝缘膜17作为电容分量区域的电容器C11。
[0098] 图7、图8所示的半导体装置都能够在不减小有源区域8的面积的情况下，在设置 于温度检测用二极管1至阳极电极焊盘3以及阴极电极焊盘4之间的阳极金属布线6以及 阴极金属布线7的下部，形成电容分量区域，都能够提高温度检测用二极管1的静电耐量。 [0099] 如上所说明的那样，根据实施方式5,具有与实施方式1?4相同的效果。
[0100] 实施方式6. 下面对本发明实施方式6的半导体装置进行说明。图9、图10是表示本发明实施方式 6的半导体装置的结构的截面图。实施方式6的半导体装置是实施方式2的半导体装置的 变形例。实施方式6的半导体装置的平面结构同图1所示的实施方式1的平面结构相同。 实施方式6的半导体装置与实施方式2的半导体装置的不同点在于，利用贯穿于厚度方向 上的第二绝缘膜13将导电层14分割成多个。
[0101] 图9是表示实施方式6的半导体装置中的温度检测用二极管在图1的切割线A-A' 处的截面结构的截面图。对于与导电层14隔着第二绝缘膜13而形成的温度检测用二极管 1的每个导电型层（P+型层以及n+型层112)，将导电层14分割成导电层14a、导电层14b。 具体而言，导电层14被分割成隔着第二绝缘膜13与p+型层111相对的导电层14a和隔着 第二绝缘膜13与n+型层112相对的导电层14b。分割后的导电层14a与导电层14b之间 填入第二绝缘膜13。由此，能够形成将导电层14a和导电层14b之间的第二绝缘膜13作为 电容分量区域的电容器C12。
[0102] 图10是表示实施方式6的半导体装置在图1的切割线B-B'处的截面结构的截面 图。将导电成14分割成隔着第二绝缘膜13而形成的第一半导体层15侧的导电层14a和 第二半导体层16侧的导电层14b。即，设置隔着第二绝缘膜13与第一半导体层15相对的 导电层14a和隔着第二绝缘膜13与第二半导体层16相对的导电层14b。在分割后的导电 层14a与导电层14b之间填入第二绝缘膜13。
[0103] 能够形成将分割后的导电层14a和导电层14b之间的第二绝缘膜13作为电容分 量区域的电容器C13。符号C3a、C3b是将导电层14a、14b与第一半导体区域10之间的第 一绝缘膜12作为电容分量区域的电容器。如图9、图10所示，对于构成隔着第二绝缘膜13 而设置在导电层14上表面的元件的每个导电型层，可以对导电层14与该导电型层相对的 部分进行分割，例如，同样能够适用于实施方式3中说明的栅极G和源极S之间的保护用二 极管21或者实施方式4中说明的栅极G和漏极S之间的保护用二极管22等。
[0104] 如上所说明的那样，根据实施方式6,具有与实施方式1?5相同的效果。
[0105] 实施方式7. 下面对本发明实施方式7的半导体装置进行说明。图11是表示本发明实施方式7的 半导体装置的结构的说明图。实施方式7的半导体装置是实施方式3的变形例。实施方式 7的半导体装置的平面结构同图1所示的实施方式1的平面结构相同。实施方式7的半导 体装置与实施方式3的半导体装置之间的不同点在于利用贯穿于厚度方向上的第二绝缘 膜13将导电层14分割成设置了保护用二极管21的导电层14a和没有设置保护用二极管 21的导电层14b。
[0106] 图11 (a)是表示实施方式7的半导体装置在图1的切割线C-C'处的截面结构的 截面图。图11(b)是图11(a)的等效电路图。将导电层14分隔成图中的导电层14a、14b。 分隔后的其中一个导电层14a的上表面形成有由厚度大于等于栅绝缘膜32的厚度的氧化 膜构成的第二绝缘膜13,进而在第二绝缘膜13的上表面形成保护用二极管21。另一个导 电层14b与源电极34相连接。
[0107] 此时，利用层间绝缘膜17以及第二绝缘膜13,将导电层14同栅电极33、源电极 34、漏电极35、阳极电极以及阴极电极电绝缘。能够形成将导电层14a和导电层14b之间的 层间绝缘膜17作为电容分量区域的电容器C14。
[0108] 如上所说明的那样，根据实施方式7,具有与实施方式1?6相同的效果。
[0109] 实施方式8. 下面对本发明实施方式8的半导体装置进行说明。图12及图14是表示本发明实施方 式8的半导体装置的结构的截面图。图13是表示本发明实施方式8的半导体装置的电路结 构的电路图。实施方式8的半导体装置的平面结构同图1所示的实施方式1的平面结构相 同。图12是表示实施方式8的半导体装置在图1的切割线A-A'处的截面结构的截面图。 图13是图12的等效电路图。图14是表示实施方式8的半导体装置在图1的切割线B-B' 处的截面结构的截面图。本发明实施方式8的半导体装置与本发明实施方式2的半导体装 置的不同点在于，不设置导电层14以及第二绝缘膜13,而在第一绝缘膜12的上表面形成温 度检测用二极管1、阳极金属布线6以及阴极金属布线7。
[0110] 如图12?14所示，实施方式8的半导体装置中，在半导体基板100的第一主面 侦牝形成n_型第一半导体层9,该层将成为M0SFET51的漂移区域。在第一半导体层9的表 面层形成P型第一半导体区域10,该区域将成为M0SFET51的基极区域。在半导体基板100 的第二主面侧形成有n+型漏极区域38。在漏极区域38的表面形成有漏电极37。
[0111] 有源区域8中，形成有沟槽31，该沟槽31从半导体基板100的第一主面开始贯穿 第一半导体区域10直至第一半导体层9。在沟槽31的内部，沿着沟槽31的内壁形成有栅 绝缘膜32。此外，在沟槽31的内部，隔着栅绝缘膜32填入栅电极33。栅绝缘膜32由氧化 膜构成。栅电极33由掺杂了杂质的多晶硅构成，并被层间绝缘膜17覆盖。与沟槽31的侧 壁相邻地形成有n+型第二半导体区域11，该区域将成为源极区域。源电极34与第二半导 体区域11以及第一半导体区域10接触。
[0112] 在温度检测用二极管1的下部，在第一半导体区域10上形成第一绝缘膜12。在第 一绝缘膜12的上表面用多晶硅形成温度检测用二极管1。第一绝缘膜12由氧化膜构成。 从例如防止静电或过电压等造成电压破坏的角度来看，第一绝缘膜12的厚度要大于等于 栅绝缘膜32的厚度。
[0113] 串联多个由p+型层111和n+型层112构成的齐纳二极管，从而构成温度检测用二 极管1。P+型层111由例如掺杂了硼元素⑶的多晶硅构成。n+型层112由例如掺杂了砷 元素、或磷等的多晶硅构成。
[0114] 在连接温度检测用二极管1和阳极电极焊盘3的阳极金属布线6的下部，在第一 半导体区域10上形成由厚度在栅绝缘膜32的厚度以上的氧化膜构成的第一绝缘膜12。在 第一绝缘膜12的上表面形成第一半导体层15。
[0115] 在连接温度检测用二极管1和阴极电极焊盘4的阴极金属布线7的下部，在第一 半导体区域10上形成由厚度在栅绝缘膜32的厚度以上的氧化膜构成的第一绝缘膜12。在 第一绝缘膜12的上表面形成第二半导体层16。
[0116] 第一半导体层15以及第二半导体层16由掺杂了杂质的多晶娃构成。第一半导体 层15以及第二半导体层16的厚度为例如0. 5μπι?Ιμπι左右。在形成温度检测用二极管 1的同一工序中进行用于形成第一半导体层15以及第二半导体层16的多晶硅的形成、离 子注入以及热扩散的工序。第一半导体层15以及第二半导体层16的导电型可以是ρ型、 η型中的任一种导电型。掺杂在多晶硅中的杂质在要将多晶硅形成为例如ρ型的情况下可 以使用硼元素来形成，而在形成为η型的情况下可以使用砷元素或者磷等来形成。
[0117] 阳极金属布线6的下部的第一半导体层15以及阴极金属布线7的下部的第二半 导体层16形成在同一第一半导体区域10、第一绝缘膜12上。另外，温度检测用二极管1、 阳极金属布线6的下部的第一半导体层15以及阴极金属布线7的下部的第二半导体层16 也形成在同一第一半导体区域10以及第一绝缘膜12上。
[0118] 如此一来，通过在第一半导体区域10上层叠第一绝缘膜12,并在第一绝缘膜12的 上表面设置温度检测用二极管1，能够在温度检测用二极管1的下部形成将第一半导体区 域10和温度检测用二极管1之间的第一绝缘膜12作为电容分量区域的电容器C41 (C41a? C41j)。
[0119] 此外，通过在第一半导体区域10上层叠第一绝缘膜12,并在第一绝缘膜12的上表 面设置第一半导体层15,能够在阳极金属布线6的下部形成将第一半导体区域10和第一半 导体层15之间的第一绝缘膜12作为电容分量区域的电容器C42。
[0120] 此外，通过在第一半导体区域10上层叠第一绝缘膜12,并在第一绝缘膜12的上表 面设置第二半导体层16,能够在阴极金属布线7下部形成将第一半导体区域10和第二半导 体层16之间的第一绝缘膜12作为电容分量区域的电容器C43。
[0121] 即便不在第一绝缘膜12上形成第一半导体层15和第二半导体层16,而直接形成 阳极金属布线6和阴极金属布线7也能够将第一绝缘膜12作为电容分量区域，但是基于以 下理由并不优选。形成阳极金属布线6以及阴极金属布线7之前，用层间绝缘膜17覆盖半 导体基板100的第一主面侧，进行蚀刻层间绝缘膜17的工序。在没有在第一绝缘膜12的 上表面形成第一半导体层15以及第二半导体层16的情况下，由于蚀刻层间绝缘膜17的工 序，在第一绝缘膜12的表面产生蚀刻残渣、损伤等。由此，第一绝缘膜12的厚度产生波动， 电容分量区域产生波动。
[0122] 因此，通过在第一绝缘膜12的上表面形成第一半导体层15以及第二半导体层16， 能够使得不受蚀刻层间绝缘膜17的影响，形成具有稳定电容分量区域的电容器C42以及电 容器C43。
[0123] 通过改变第一绝缘膜12的厚度，能够将把第一绝缘膜12作为电容分量区域的电 容器C41、电容器C42以及电容器C43的电容调整成需要的静电耐量。
[0124] 例如，在温度检测用二极管1的静电耐压为200V左右的情况下，由于需要将静电 电容设置成90pF左右，因此第一绝缘膜12的厚度最好处于栅绝缘膜32的厚度以上1〇〇〇A 以下的范围。
[0125] 如上所述，根据实施方式8,通过在温度检测用二极管1的下部的第一半导体区域 10和温度检测用二极管1之间形成电容分量区域，在不增加温度检测用二极管1的面积的 情况下，就能够提高温度检测用二极管1的静电耐量。
[0126] 此外，根据实施方式8,通过在阳极金属布线6及阴极金属布线7的下部的第一半 导体区域10和第一半导体层15及第二半导体层16之间形成电容分量区域，在不减小有源 区域8的情况下，就能够提高温度检测用二极管1的静电耐量。
[0127] 实施方式9. 下面对本发明实施方式9的半导体装置进行说明。图15是表示本发明实施方式9的 半导体装置的结构的说明图。实施方式9的半导体装置的平面结构同图1所示的实施方式 1的平面结构相同。图15(a)是表示实施方式9的半导体装置在图1的切割线C-C'处的截 面结构的截面图。图15(b)是图15(a)的等效电路图。本发明实施方式9的半导体装置与 本发明实施方式3的半导体装置的不同点在于，不设置导电层14以及第二绝缘膜13,而在 第一绝缘膜12的上表面形成保护用二极管21。
[0128] 如图15所示，实施方式9的半导体装置中，在半导体基板100的第一主面侧，形成 n_型第一半导体层9,该层将成为M0SFET51的漂移区域。在第一半导体层9的表面层形成 P型第一半导体区域10,该区域将成为M0SFET51的基极区域。在半导体基板100的第二主 面侧形成有n+型漏极区域38。在漏极区域38的表面形成有漏电极37。
[0129] 有源区域8中，形成有沟槽31，该沟槽31从半导体基板100的第一主面开始贯穿 第一半导体区域10直至第一半导体层9。在沟槽31的内部，沿着沟槽31的内壁形成有栅 绝缘膜32。此外，在该沟槽31的内部，隔着栅绝缘膜32填入栅电极33。栅绝缘膜32由氧 化膜构成。栅电极33由掺杂了杂质的多晶硅构成，并被层间绝缘膜17覆盖。与沟槽31的 侧壁相邻地形成有n+型第二半导体区域11，该区域将成为源极区域。源电极34与第二半 导体区域11以及第一半导体区域10接通。
[0130] 在源电极34和栅电极焊盘5之间设置保护用二极管21。在保护用二极管21的下 部，在第一半导体区域10上形成第一绝缘膜12。第一绝缘膜12由氧化膜构成。从例如防 止静电或过电压等造成电压破坏的角度来看，第一绝缘膜12的厚度要大于等于栅绝缘膜 32的厚度。在第一绝缘膜12的上表面用多晶硅形成保护用二极管21。保护用二极管21 连接在栅极G和源极S之间。
[0131] 栅极G和源极S之间的保护用二极管21是由p+型层111和n+型层112构成的多 级双向齐纳二极管。P+型层111由例如掺杂了硼元素（B)的多晶硅构成。n+型层112由例 如掺杂了砷元素、或磷等的多晶硅构成。
[0132] 如此一来，通过在第一半导体区域10上层叠第一绝缘膜12,并在第一绝缘膜12的 上表面设置保护用二极管21，能够在位于栅极G和源极S之间的保护用二极管21的下部形 成将第一半导体区域10和保护用二极管21之间的第一绝缘膜12作为电容分量区域的电 容器 C44 (C44a ?C44e)。
[0133] 通过改变第一绝缘膜12的厚度，能够将把第一绝缘膜12作为电容分量区域的电 容器C44的电容调整成需要的静电耐量。例如，在保护用二极管21的静电耐压为200V左 右的情况下，由于需要将静电电容设置成90pF左右，因此第一绝缘膜12的厚度最好处于栅 绝缘膜32的厚度以上1000A以下的范围。
[0134] 如上所述，根据实施方式9,通过在位于栅极G和源极S之间的保护用二极管21的 下部的第一半导体区域10和保护用二极管21之间形成电容分量区域，在不增加保护用二 极管21的面积的情况下，就能够提高保护用二极管21的静电耐量。
[0135] 实施方式10. 下面对本发明实施方式10的半导体装置进行说明。图16是表示本发明实施方式10 的半导体装置的结构的说明图。实施方式10的半导体装置的平面结构同图1所示的实施 方式1的平面结构相同。图16(a)是表示实施方式10的半导体装置在图1的切割线D-D' 处的截面结构的截面图。图16(b)是图16(a)的等效电路图。本发明实施方式10的半导 体装置与本发明实施方式4的半导体装置的不同点在于，不设置导电层14以及第二绝缘膜 13,而在第一绝缘膜12的上表面形成保护用二极管22。
[0136] 如图16所示，实施方式10的半导体装置中，在半导体基板100的第一主面侧，形 成n_型第一半导体层9,该层将成为M0SFET51的漂移区域。在栅电极焊盘5侧的第一半导 体层9形成p型第一半导体区域10,该区域将成为M0SFET51的基极区域。在漏电极35侧 的第一半导体层9的表面层形成n+型漏极区域36。在半导体基板100的第二主面侧形成 有漏极区域38。在漏极区域38的表面形成有漏电极37。
[0137] 在栅电极焊盘5和漏电极35之间设置保护用二极管22。在半导体基板100的第 一主面上，以横跨栅电极焊盘5侧的第一半导体区域10和漏电极35侧的漏极区域36的方 式形成第一绝缘膜12。在第一绝缘膜12的上表面用多晶硅形成保护用二极管22。保护用 二极管22连接在栅极G和漏极D之间。第一绝缘膜12由氧化膜构成。从例如防止静电或 过电压等造成电压破坏的角度来看，第一绝缘膜12的厚度要大于等于栅绝缘膜32的厚度。
[0138] 连接在栅极G和漏极D之间的保护用二极管22是由p+型层111和n+型层112构 成的多级双向齐纳二极管。P+型层111由例如掺杂了硼元素（B)的多晶硅构成。n+型层 112由例如掺杂了砷元素、或磷等的多晶硅构成。
[0139] 如此一来，通过在第一半导体区域10上层叠第一绝缘膜12,并在第一绝缘膜12的 上表面设置保护用二极管22,能够在位于栅极G和漏极D之间的保护用二极管22的下部形 成将半导体基板1〇〇和保护用二极管22之间的第一绝缘膜12作为电容分量区域的电容器 C45 (C45a ?C45e)。
[0140] 通过改变第一绝缘膜12的厚度，能够将把第一绝缘膜12作为电容分量区域的电 容器C45的电容调整成需要的静电耐量。例如，在保护用二极管22的静电耐压为200V左 右的情况下，由于需要将静电电容设置成90pF左右，因此第一绝缘膜12的厚度最好处于栅 绝缘膜32的厚度以上1000A以下的范围。
[0141] 如上所述，根据实施方式10,通过在位于栅极G和漏极D之间的保护用二极管22 的下部的半导体基板100和保护用二极管22之间形成电容分量区域，在不增加保护用二极 管22的面积的情况下，就能够提高保护用二极管22的静电耐量。
[0142] 实施方式11. 下面对本发明实施方式11的半导体装置进行说明。图17是表示本发明实施方式11的 半导体装置的结构的截面图。实施方式11的半导体装置的平面结构同图1所示的实施方 式1的平面结构相同。图17示出了实施方式11的半导体装置在图1的切割线B-B'处的 截面结构。实施方式11的半导体装置是实施方式8的半导体装置的变形例。实施方式11 的半导体装置与实施方式8的半导体装置的不同点在于，将层间绝缘膜17的夹在第一半导 体层15和第二半导体层16之间的部分作为电容分量区域。
[0143] 如图17所示，缩小阳极金属布线6的下部的第一半导体层15和阴极金属布线7 的下部的第二半导体层16之间的间隔，能够形成将第一半导体层15和第二半导体层16之 间的层间绝缘膜17作为电容分量区域的电容器C46。第一半导体层15和第二半导体层16 之间的间隔可以为例如〇. 5μπι左右。
[0144] 如上所述，根据实施方式11，能够在不减小有源区域8的面积的情况下，在设置于 温度检测用二极管1至阳极电极焊盘3以及阴极电极焊盘4之间的阳极金属布线6以及阴 极金属布线7的下部，形成电容分量区域，能够提高温度检测用二极管1的静电耐量。
[0145] 实施方式12. 对本发明的实施方式12的半导体装置制造方法进行说明。图18是表示本发明实施方 式12的半导体装置的制造方法的截面图。作为实施方式12,将例示实施方式3的栅极G和 源极S间的保护用二极管21的制造方法。
[0146] 首先，如图18(a)所示，在通过扩散而在第一半导体层9的表面层形成了第一半导 体区域10的半导体基板100上，形成深度为从半导体基板100的第一主面开始贯穿第一半 导体区域10直至第一半导体层9的沟槽31。接着，在半导体基板100的表面（半导体基板 100的第一主面以及沟槽31的内壁）利用热氧化形成第一绝缘膜12。沿着沟槽31的内壁 形成的第一绝缘膜12被作为栅绝缘膜32。即，在与栅绝缘膜32的成膜工序相同的工序中 形成第一绝缘膜12。
[0147] 接着，在第一绝缘膜12上，利用CVD (化学气相沉积）法，一边掺杂η型杂质一边 形成成为导电层14的多晶硅。导电层14的杂质浓度为例如4X102°cnT 3?5X102°cnT3。此 时，填入沟槽31的内部的导电层14成为栅电极33。即，在与形成栅电极33的多晶硅的成 膜工序相同的工序中形成导电层14。
[0148] 接着，如图18(b)所示，对导电层14进行图案形成，在沟槽31内形成栅电极33,并 且在第一绝缘膜12上形成导电层14。此时，导电层14的厚度为例如0. 5 μ m。
[0149] 接着，如图18(c)所示，在导电层14的整个面上利用热氧化或者CVD法形成厚度 大于等于栅绝缘膜32的厚度的第二绝缘膜13。第二绝缘膜13的厚度最好为栅绝缘膜32 的厚度以上、1000A以下。接着，在第二绝缘膜13上，利用CVD法，以例如0. 5μπι?Ιμ-- 的厚度，形成半导体层18,并对其进行图案形成，该半导体层18由用于形成保护用二极管 21的未掺杂多晶硅构成。
[0150] 接着，如图18(d)所示，依次在半导体层18选择性地进行ρ型杂质的离子注入以 及η型杂质的离子注入，然后，通过进行激活处理，形成由ρ+型层111和η+型层112构成的 保护用二极管21。利用将在半导体层18上形成的图中省略的抗蚀剂形成为规定图案而成 的掩模来分别依次进行Ρ型杂质的离子注入和η型杂质的离子注入。在离子注入η型杂质 时，同时在有源区域8的第一半导体区域10进行η型杂质的离子注入，在第一半导体区域 10的表面层形成第二半导体区域11。
[0151] 使用例如砷元素作为掺杂物来进行η型的离子注入，杂质浓度设为例如 0. 5Χ 102°cnT3至2. 5Χ 102°cnT3左右。使用例如硼元素作为掺杂物来进行ρ型的离子注入， 杂质浓度设为例如〇. 5X 102°cm_3至2. 5X 102°cm_3左右。第二半导体区域11的杂质浓度为 例如0. 5X 102°cm_3至2. 5X 102°cm_3左右，将例如砷作为掺杂物。
[0152] 也可以使用磷取代砷，在离子注入中进行注入。接着如图18(e)所示，在半导体基 板100的第一主面侧形成层间绝缘膜17,对层间绝缘膜17进行图案形成。此时，利用层间 绝缘膜17以及第二绝缘膜13,将导电层14同栅电极33、或者后续工序中形成的各电极等 电绝缘。然后，利用通常的方法，在半导体基板100的第一主面侧形成其余的元件结构，在 半导体基板100的第二主面侧形成漏极区域、漏极电极等，由此完成图5所示的半导体装 置。
[0153] 虽然以形成保护用二极管21的情形为例对本实施方式12的半导体装置的制造方 法进行了说明，但该制造方法也能够适用于温度检测用二极管1以及栅极G和漏极D之间 的保护用二极管22的制造方法。
[0154] 如上所述，根据实施方式12,将第一绝缘膜12作为栅绝缘膜32,通过将形成栅电 极33的多晶硅作为导电层14,能够减少制造工序的工序数。
[0155] 实施方式13. 图19是表示本发明实施方式13的半导体装置的制造方法的截面图。作为实施方式 13,将例示实施方式2的连接在温度检测用二极管1至阳极电极焊盘3以及阴极电极焊盘 4之间的阳极金属布线6以及阴极金属布线7的下部的制造方法。
[0156] 首先，如图19(a)所示，在通过扩散而在第一半导体层9的表面层形成了第一半导 体区域10的半导体基板100上，形成深度为从半导体基板100的第一主面开始贯穿第一半 导体区域10直至第一半导体层9的沟槽31。接着，在半导体基板100的表面（半导体基板 100的第一主面以及沟槽31的内壁）利用热氧化形成第一绝缘膜12。沿着沟槽31的内壁 形成的第一绝缘膜12被作为栅绝缘膜32。即，在与栅绝缘膜32的成膜工序相同的工序中 形成第一绝缘膜12。
[0157] 接着，在第一绝缘膜12上，利用CVD法，一边掺杂η型杂质一边形成成为导电层14 的多晶硅。导电层14的杂质浓度为例如4Χ 102°cm_3?5Χ 102°cm_3。此时，填入沟槽31的 内部的导电层14成为栅电极33。即，在与形成栅电极33的多晶硅的成膜工序相同的工序 中形成导电层14。
[0158] 接着，如图19(b)所示，对导电层14进行图案形成，在沟槽31内形成栅电极33,并 且在第一绝缘膜12上形成导电层14。此时，导电层14的厚度为例如0.5μπι?Ιμπι。
[0159] 接着，如图19(c)所示，在导电层14的整个面上利用热氧化或者CVD法形成厚度 大于等于栅绝缘膜32的厚度的第二绝缘膜13。第二绝缘膜13的厚度最好为栅绝缘膜32 的厚度以上、1000A以下。接着，在第二绝缘膜13上，利用CVD法形成半导体层，并对其进 行图案形成，该半导体层由用于形成第一半导体层15以及第二半导体层16的未掺杂多晶 娃构成。第一半导体层15以及第二半导体层16的厚度为例如0. 5 μ m?1 μ m。
[0160] 此外，对于第一半导体层15以及第二半导体层16,对半导体层依次选择性地进行 P型杂质的离子注入和η型杂质的离子注入，然后通过进行激活处理来形成规定的导电型。 利用将在未掺杂半导体层上形成的图中省略的抗蚀剂形成为规定图案而成的掩模来分别 依次进行Ρ型杂质的离子注入和η型杂质的离子注入，以形成第一半导体层15以及第二半 导体层16。在离子注入η型杂质离子时，同时在有源区域8的第一半导体区域10进行离子 注入，在第一半导体区域10的表面层形成第二半导体区域11。
[0161] 使用例如砷元素作为掺杂物来进行η型的离子注入，杂质浓度设为例如 0. 5Χ 102°cnT3至2. 5Χ 102°cnT3左右。使用硼元素来进行ρ型的离子注入，杂质浓度设为例 如 0· 5 ?2. 5 X 102°cm_3 左右。
[0162] 也可以使用磷取代砷，在离子注入中进行注入。接着如图19(d)所示，在半导体基 板100的第一主面侧形成层间绝缘膜17,对层间绝缘膜17进行图案形成。此时，利用层间 绝缘膜17以及第二绝缘膜，将导电层14同栅电极33、或者后续工序中形成的各电极等电绝 缘。然后，利用通常的方法，在半导体基板100的第一主面侧形成其余的元件结构，在半导 体基板100的第二主面侧形成漏极区域、漏极电极等，由此完成图4所示的半导体装置。
[0163] 与温度检测用二极管1同时形成该阳极金属布线6的下部的第一半导体层15以 及阴极金属布线7的下部的第二半导体层16。因此，在与形成温度检测用二极管1的工序 中的第一绝缘膜12、导电层14、第二绝缘膜13同时分别形成阳极金属布线6以及阴极金属 布线7的下部的第一绝缘膜12、导电层14、第二绝缘膜13。此外，与用于形成温度检测用二 极管1的未掺杂多晶硅的半导体层同时形成用于形成第一半导体层15以及第二半导体层 16的未掺杂多晶娃的半导体层。
[0164] 如上所述，根据实施方式13,将第一绝缘膜12作为栅绝缘膜32,通过将形成栅电 极33的多晶硅作为导电层14,能够减少制造工序的工序数。
[0165] 在将上述实施方式13的半导体装置的制造方法应用于实施方式8?11的情况 下，可以省略形成导电层14以及第二绝缘膜13的工序。由此，在温度检测用二极管1和半 导体基板100之间、保护用二极管21、22和半导体基板100之间、阳极金属布线6的下部的 第一半导体层15和半导体基板100之间、或者阴极金属布线7的下部的第二半导体层16 和半导体基板100之间形成电容分量区域。
[0166] 此外，将上述实施方式13的半导体装置的制造方法应用于实施方式1?7的情况 下，在温度检测用二极管1和导电层14之间、保护用二极管21、22和导电层14之间、阳极 金属布线6的下部的第一半导体层15和导电层14之间、以及阴极金属布线7的下部的第 二半导体层16和导电层14之间形成电容分量区域。此外，由于能够在导电层14和半导体 基板100之间形成电容分量区域，与实施方式8?11相比，进一步提高了温度检测用二极 管11以及保护用二极管21、22的静电耐量。此外，由于导电层14同栅电极33、源电极34、 漏电极35、阳极电极、阴极电极电绝缘，因此能够避免施加到各个电极的浪涌电压造成不利 影响。
[0167] 以下说明中，本发明不限于上述实施方式，可以在不脱离本发明主旨的范围内进 行各种变更。此外，各实施方式中虽然将第一导电型设为η型，将第二导电型设为ρ型，但 即使将第一导电型设为Ρ型，将第二导电型设为η型，本发明也同样成立。 工业上的实用性
[0168] 如上所述，本发明的半导体装置及其制造方法对于具备温度检测用二极管或者保 护用二极管等的M0S型半导体元件非常有效。 标号说明
[0169] 1温度检测用二极管 2保护用二极管 3阳极电极焊盘 4阴极电极焊盘 5栅电极焊盘 6阳极金属布线 7阴极金属布线 8有源区域 9第一半导体层 10第一半导体区域 11第二半导体区域（源极区域） 12第一绝缘膜 13第二绝缘膜 14、14a、14b 导电层 15第一半导体层 16第二半导体层 17层间绝缘膜 18半导体层 19绝缘膜 21栅极-源极间的保护用二极管 22栅极-漏极间的保护用二极管 31沟槽 32栅绝缘膜 33栅电极 34源电极 35漏电极 36漏极区域 37漏电极（第二主面） 38漏极区域（第二主面） 51 MOSFET 100半导体基板 111 P+型层 112 n+型层 G栅极 S源极 D漏极 A阳极 K阴极 Cl、Cla、Clb、Clc、Cld、Cle、C2、C2a、C2b、C2c、C2d、C2e、C2f、C2g、C2h、C2i、C2j、C3、 C3a, C3b, C4, C5, C6, C7, C7a, C7b, C7c, C7d, C7e, C8, C9, C9a, C9b, C9c, C9d, C9e, CIO, Cl U C12、C13、C14、C41、C41a、C41b、C41c、C41d、C41e、C41f、C41g、C41h、C41i、C41 j、C42、C43、 C44、C44a、C44b、C44c、C44d、C44e、C45、C45a、C45b、C45c、C45d、C45e、C46 电容器
【权利要求】
1. 一种半导体装置，具备：使电流在半导体基板的厚度方向上流动的半导体元件；以 及与所述半导体元件相连接的二极管，其特征在于，所述半导体装置具备： 形成在所述半导体基板的第一主面上的第一绝缘膜； 形成在所述第一绝缘膜上的导电层； 形成在所述导电层上的第二绝缘膜； 由形成在所述第二绝缘膜上的第一导电型层和第二导电型层构成的所述二极管； 第一电容器，所述第一电容器将所述第一导电型层和所述导电层之间的所述第二绝缘 膜作为第一电容分量区域；以及 第二电容器，所述第二电容器将所述第二导电型层和所述导电层之间的所述第二绝缘 膜作为第二电容分量区域， 所述导电层被电绝缘。
2. 如权利要求1所述的半导体装置，其特征在于，所述半导体元件具备： 第一导电型的第一半导体层，所述第一半导体层形成在所述半导体基板的所述第一主 面的表面层； 第二导电型的第一半导体区域，所述第一半导体区域选择性地形成在所述第一半导体 层的所述第一主面侧的表面层； 第一导电型的第二半导体区域，所述第二半导体区域选择性地形成在所述第一半导体 区域的所述第一主面侧的表面层；以及 栅电极，所述栅电极隔着栅绝缘膜形成在所述第一半导体层和所述第二半导体区域所 夹部分中的所述第一半导体区域的表面上。
3. 如权利要求1所述的半导体装置，其特征在于，所述半导体装置还具备第三电容器， 所述第三电容器将所述导电层和所述半导体基板之间的所述第一绝缘膜作为第三电容分 量区域。
4. 如权利要求1所述的半导体装置，其特征在于，所述导电层被分割成： 隔着所述第二绝缘膜与所述第一导电型层相对的第一导电层部；以及 隔着所述第二绝缘膜与所述第二导电型层相对的第二导电层部， 用所述第二绝缘膜来填入所述第一导电层部和所述第二导电层部之间， 所述半导体装置还具备第三电容器，所述第三电容器将填入所述第一导电层部和所述 第二导电层部之间的所述第二绝缘膜作为第三电容分量区域。
5. 如权利要求4所述的半导体装置，其特征在于，所述半导体装置还具备： 第四电容器，所述第四电容器将所述第一导电层部和所述半导体基板之间的所述第一 绝缘膜作为第四电容分量区域；以及 第五电容器，所述第五电容器将所述第二导电层部和所述半导体基板之间的所述第一 绝缘膜作为第五电容分量区域。
6. -种半导体装置，具备：使电流在半导体基板的厚度方向上流动的半导体元件；以 及检测所述半导体元件的温度的温度检测用二极管，其特征在于，所述半导体装置具备： 设置在所述半导体元件的有源区域内的所述温度检测用二极管； 阳极金属布线，所述阳极金属布线设置在所述半导体基板的第一主面侧，并与所述温 度检测用二极管的阳极相连接； 阴极金属布线，所述阴极金属布线设置在所述半导体基板的所述第一主面侧，并与所 述温度检测用二极管的阴极相连接； 所述阳极金属布线以及所述阴极金属布线这两者与所述半导体基板之间的第一绝缘 膜，所述第一绝缘膜形成在所述半导体基板的所述第一主面上； 形成在所述第一绝缘膜上的导电层； 形成在所述导电层上的第二绝缘膜； 形成在所述第二绝缘膜与所述阳极金属布线之间的第一半导体层，所述第一半导体层 与所述阳极金属布线相连接； 形成在所述第二绝缘膜与所述阴极金属布线之间的第二半导体层，所述第二半导体层 与所述阴极金属布线相连接； 第一电容器，所述第一电容器将所述第一半导体层和所述导电层之间的所述第二绝缘 膜作为第一电容分量区域；以及 第二电容器，所述第二电容器将所述第二半导体层和所述导电层之间的所述第二绝缘 膜作为第二电容分量区域， 所述导电层被电绝缘。
7. 如权利要求6所述的半导体装置，其特征在于，所述半导体元件具备： 第一导电型的第一半导体层，所述第一半导体层形成在所述半导体基板的所述第一主 面的表面层； 第二导电型的第一半导体区域，所述第一半导体区域选择性地形成在所述第一半导体 层的所述第一主面侧的表面层； 第一导电型的第二半导体区域，所述第二半导体区域选择性地形成在所述第一半导体 区域的所述第一主面侧的表面层；以及 栅电极，所述栅电极隔着栅绝缘膜形成在所述第一半导体层和所述第二半导体区域所 夹部分中的所述第一半导体区域的表面上。
8. 如权利要求6所述的半导体装置，其特征在于，所述半导体装置具备第三电容器，所 述第三电容器将所述导电层和所述半导体基板之间的所述第一绝缘膜作为第三电容分量 区域。
9. 如权利要求6所述的半导体装置，其特征在于，所述导电层被分割成： 隔着所述第二绝缘膜与所述第一半导体层相对的第一导电层部；以及 隔着所述第二绝缘膜与所述第二半导体层相对的第二导电层部， 用所述第二绝缘膜来填入所述第一导电层部和所述第二导电层部之间， 所述半导体装置还具备第三电容器，所述第三电容器将填入所述第一导电层部和所述 第二导电层部之间的所述第二绝缘膜作为第三电容分量区域。
10. 如权利要求9所述的半导体装置，其特征在于，所述半导体装置还具备： 第四电容器，所述第四电容器将所述第一导电层部和所述半导体基板之间的所述第一 绝缘膜作为第四电容分量区域；以及 第五电容器，所述第五电容器将所述第二导电层部和所述半导体基板之间的所述第一 绝缘膜作为第五电容分量区域。
11. 如权利要求2所述的半导体装置，其特征在于，所述二极管是形成在所述半导体元 件的有源区域内的、检测所述半导体元件的温度的温度检测用二极管。
12. 如权利要求2所述的半导体装置，其特征在于，所述半导体装置还包括： 与所述栅电极相连接的栅电极焊盘；以及 与所述第一半导体区域以及所述第二半导体区域相连接的源电极， 所述二极管是形成在所述栅电极焊盘和所述源电极之间的保护用二极管。
13. 如权利要求2所述的半导体装置，其特征在于，所述半导体装置还包括： 与所述栅电极相连接的栅电极焊盘； 第一导电型的第三半导体区域，所述第三半导体区域选择性地形成在所述第一半导体 层的所述第一主面侧的表面层；以及 与所述第三半导体区域相连接的漏电极， 所述二极管是形成在所述栅电极焊盘和所述漏电极之间的保护用二极管。
14. 一种半导体装置的制造方法，用于制造权利要求2、11、12以及13中任一项所述的 半导体装置，其特征在于，包含： 在所述第一半导体区域上形成所述栅绝缘膜以及所述第一绝缘膜的工序； 在所述栅绝缘膜上形成由多晶硅构成的所述栅电极，并且在所述第一绝缘膜上形成由 多晶硅构成的所述导电层的工序； 对所述栅电极以及所述导电层进行图案形成处理的工序； 在图案形成后的所述导电层上形成所述第二绝缘膜的工序； 在所述第二绝缘膜上形成由多晶硅构成的第二半导体层的工序；以及 通过进行第一导电型杂质的离子注入，在所述第二半导体层上选择性地形成所述二极 管的所述第一导电型层，并且在所述第一半导体区域的所述第一主面侧的表面层形成所述 第二半导体区域作为所述半导体元件的源区域的工序。
15. -种半导体装置的制造方法，用于制造权利要求7所述的半导体装置，其特征在 于，包含： 在所述第一半导体区域上形成所述栅绝缘膜以及所述第一绝缘膜的工序； 在所述栅绝缘膜上形成由多晶硅构成的所述栅电极，并且在所述第一绝缘膜上形成由 多晶硅构成的所述导电层的工序； 对所述栅电极以及所述导电层进行图案形成处理的工序； 在图案形成后的所述导电层上形成所述第二绝缘膜的工序；以及 在所述第二绝缘膜上的所述阳极金属布线一侧形成由多晶硅构成的所述第一半导体 层，并且在所述第二绝缘膜上的所述阴极金属布线一侧形成由多晶硅构成的所述第二半导 体层的工序。
16. -种半导体装置，具备：使电流在半导体基板的厚度方向上流动的绝缘栅型半导 体元件；以及与所述绝缘栅型半导体元件相连接的二极管，其特征在于，所述半导体装置具 备： 形成在所述半导体基板的第一主面上的第一绝缘膜，所述第一绝缘膜的厚度大于等于 所述绝缘栅型半导体元件的栅绝缘膜的厚度、小于等于1000A; 由形成在所述第一绝缘膜上的第一导电型层和第二导电型层构成的所述二极管； 第一电容器，所述第一电容器将所述第一导电型层和所述半导体基板之间的所述第一 绝缘膜作为第一电容分量区域；以及 第二电容器，所述第二电容器将所述第二导电型层和所述半导体基板之间的所述第一 绝缘膜作为第二电容分量区域。
17. 如权利要求16所述的半导体装置，其特征在于，所述绝缘栅型半导体元件具备： 第一导电型的第一半导体层，所述第一半导体层形成在所述半导体基板的所述第一主 面的表面层； 第二导电型的第一半导体区域，所述第一半导体区域选择性地形成在所述第一半导体 层的所述第一主面侧的表面层； 第一导电型的第二半导体区域，所述第二半导体区域选择性地形成在所述第一半导体 区域的表面层；以及 栅电极，所述栅电极隔着所述栅绝缘膜形成在所述第一半导体层和所述第二半导体区 域所夹部分中的所述第一半导体区域的表面上。
18. -种半导体装置，具备：使电流在半导体基板的厚度方向上流动的绝缘栅型半导 体元件；以及检测所述绝缘栅型半导体元件的温度的温度检测用二极管，其特征在于，所述 半导体装置具备： 设置在所述绝缘栅型半导体元件的有源区域内的所述温度检测用二极管； 阳极金属布线，所述阳极金属布线设置在所述半导体基板的第一主面侧，并与所述温 度检测用二极管的阳极相连接； 阴极金属布线，所述阴极金属布线设置在所述半导体基板的所述第一主面侧，并与所 述温度检测用二极管的阴极相连接； 所述阳极金属布线以及所述阴极金属布线这两者与所述半导体基板之间的第一绝缘 膜，所述第一绝缘膜形成在所述半导体基板的所述第一主面上，所述第一绝缘膜的厚度大 于等于所述绝缘栅型半导体元件的栅绝缘膜的厚度、小于等于1〇〇〇人； 形成在所述第一绝缘膜与所述阳极金属布线之间的第一半导体层，所述第一半导体层 与所述阳极金属布线相连接； 形成在所述第一绝缘膜与所述阴极金属布线之间的第二半导体层，所述第二半导体层 与所述阴极金属布线相连接； 第一电容器，所述第一电容器将所述第一半导体层和所述半导体基板之间的所述第一 绝缘膜作为第一电容分量区域；以及 第二电容器，所述第二电容器将所述第二半导体层和所述半导体基板之间的所述第一 绝缘膜作为第二电容分量区域。
19. 如权利要求18所述的半导体装置，其特征在于，所述绝缘栅型半导体元件具备： 第一导电型的第一半导体层，所述第一半导体层形成在所述半导体基板的所述第一主 面的表面层； 第二导电型的第一半导体区域，所述第一半导体区域选择性地形成在所述第一半导体 层的所述第一主面侧的表面层； 第一导电型的第二半导体区域，所述第二半导体区域选择性地形成在所述第一半导体 区域的所述第一主面侧的表面层；以及 栅电极，所述栅电极隔着所述栅绝缘膜形成在所述第一半导体层和所述第二半导体区 域所夹部分中的所述第一半导体区域的表面上。
20. 如权利要求16所述的半导体装置，其特征在于，所述二极管是形成在所述绝缘栅 型半导体元件的有源区域内的、检测所述绝缘栅型半导体元件的温度的温度检测用二极 管。
21. 如权利要求17所述的半导体装置，其特征在于，所述半导体装置还包括： 与所述栅电极相连接的栅电极焊盘；以及 与所述第一半导体区域以及所述第二半导体区域相连接的源电极， 所述二极管是形成在所述栅电极焊盘和所述源电极之间的保护用二极管。
22. 如权利要求17所述的半导体装置，其特征在于，所述半导体装置还包括： 与所述栅电极相连接的栅电极焊盘； 第一导电型的第三半导体区域，所述第三半导体区域选择性地形成在所述第一半导体 层的所述第一主面侧的表面层；以及 与所述第三半导体区域相连接的漏电极， 所述二极管是形成在所述栅电极焊盘和所述漏电极之间的保护用二极管。
23. 如权利要求6至11、18、19和20中任一项所述的半导体装置，其特征在于，利用多 晶硅形成所述温度检测用二极管。
24. 如权利要求12、13、21和22中任一项所述的半导体装置，其特征在于，利用多晶硅 形成所述保护用二极管。
25. 如权利要求1至13中任一项所述的半导体装置，其特征在于，利用多晶硅形成所述 导电层。
26. 如权利要求6至11、18、19和20中任一项所述的半导体装置，其特征在于，所述温 度检测用二极管是齐纳二极管。
27. 如权利要求12、13、21和22中任一项所述的半导体装置，其特征在于，所述保护用 二极管是齐纳二极管。
28. 如权利要求1至13中任一项所述的半导体装置，其特征在于，所述半导体元件是沟 道型绝缘栅半导体元件。
29. 如权利要求16至22中任一项所述的半导体装置，其特征在于，所述绝缘栅型半导 体元件是沟道型绝缘栅半导体元件。
【文档编号】H01L29/78GK104247014SQ201380014031
【公开日】2014年12月24日 申请日期:2013年6月26日 优先权日:2012年8月9日
【发明者】西村武义 申请人:富士电机株式会社