半导体封装、其制造方法及封装体叠层的制作方法
【专利摘要】本发明提供一种包括精密且工艺缺陷低的贯通布线的半导体封装的制造方法。本发明的一个实施例的半导体封装包括：绝缘基板，其包括第一贯通部和第二贯通部；贯通布线，填充所述第一贯通部，被设置成穿过所述绝缘基板；半导体芯片，位于所述第二贯通部内，与所述贯通布线电连接；模制件，对所述半导体芯片和所述绝缘基板进行模塑；以及再布线图案层，位于所述绝缘基板的下侧，电连接所述贯通布线和所述半导体芯片。
【专利说明】半导体封装、其制造方法及封装体叠层
【技术领域】
[0001]本发明的技术思想涉及一种半导体封装，更详细而言涉及包括贯通布线的半导体封装、其制造方法及封装体叠层。
【背景技术】
[0002]随着半导体芯片制造工艺的持续发展，半导体芯片的大小也持续变小。如今，由于半导体芯片的大小大幅缩小，而发生为了形成半导体封装时的电连接，需要增加封装大小的情况。在这种发展过程中提出的半导体封装技术的一种为扇出封装(Pan-Out Package)。并且，在扇出封装的外侧区域形成上下垂直传递信号的图案结构，上下层叠同种封装体或者异种封装体，从而并行在同一安装面积上扩展存储器容量或者提高半导体运行性能的技术来进行多种形式的开发。
[0003]现有技术中，为了垂直传递电信号，在半导体芯片的外部模塑区域加工孔，其内部填充导电性焊剂，形成垂直方式的贯通图案之后，与所述贯通图案电连接，在所述外部模塑区域的上表面和/或下表面形成垂直图案。但是，这种现有技术在制造工艺中因芯片焊盘的损伤或者模塑材料的渗透等发生各种工艺不良。并且，难以精密地形成用于在半导体芯片的模塑区域上形成贯通图案的贯通孔，在所述贯通孔中致密地填充贯通图案受限。作为现有技术文献可例举美国授权专利第7，545，047号。
【发明内容】
[0004](一 )要解决的技术问题
[0005]本发明的目的在于提供包括精密且工艺缺陷低的贯通布线的半导体封装、其制造方法以及封装体叠层。
[0006]( 二 )技术方案
[0007]用于实现所述技术问题的本发明技术思想的半导体封装包括:绝缘基板，其包括第一贯通部和第二贯通部；贯通布线，填充所述第一贯通部，被设置成穿过所述绝缘基板；半导体芯片，位于所述第二贯通部内，与所述贯通布线电连接；模制件，对所述半导体芯片和所述绝缘基板进行模塑；以及再布线图案层，位于所述绝缘基板的下侧，电连接所述贯通布线和所述半导体芯片。
[0008]并且，用于实现所述技术问题的本发明技术思想的半导体封装包括:绝缘基板，其包括第一贯通部和第二贯通部；贯通布线，填充所述第一贯通部，被设置成穿过所述绝缘基板；上焊盘，位于所述绝缘基板的上表面，与所述贯通布线的上侧电连接；下焊盘，位于所述绝缘基板的下表面，与所述贯通布线的下侧电连接，半导体芯片，位于所述第二贯通部内，与所述贯通布线电连接；模制件，对所述半导体芯片和所述绝缘基板进行模塑；以及再布线图案层，位于所述绝缘基板的下侧，电连接所述贯通布线和所述半导体芯片。所述半导体芯片的下表面可以以相对于所述下焊盘的下表面具有台阶差的方式凹陷。
[0009]本发明的一个实施例中，所述半导体芯片的下表面以相对于所述绝缘基板的下表面具有台阶差的方式凹陷。
[0010]本发明的一个实施例中，所述半导体芯片的下表面可以在3至23 μ m范围内相对于所述绝缘基板的下表面凹陷。
[0011 ] 本发明的一个实施例中，所述再布线图案层可包括:第一绝缘层，在所述绝缘基板和所述贯通布线上露出所述贯通布线和所述半导体芯片的半导体芯片焊盘；再布线图案，位于所述第一绝缘层上，电连接所述贯通布线和所述半导体芯片焊盘；以及第二绝缘层，位于所述再布线图案层上，露出所述再布线图案的部分区域。与所述半导体芯片接触的所述第一绝缘层的厚度可以大于与所述绝缘基板接触的所述第一绝缘层的厚度。
[0012]本发明的一个实施例中，与所述半导体芯片接触的所述第一绝缘层的厚度可以在3至23微米的范围内大于与所述绝缘基板接触的所述第一绝缘层的厚度。
[0013]本发明的一个实施例中，还可以包括外部连接件，所述外部连接件位于所述再布线图案层的下侧，与所述再布线图案层电连接。
[0014]本发明的一个实施例中，还可以包括外部连接件，所述外部连接件位于所述上焊盘的上侧，与所述上焊盘电连接。
[0015]本发明的一个实施例中，所述上焊盘、所述下焊盘或者这些可以均具有大于所述贯通布线的宽度。
[0016]本发明的一个实施例中，所述半导体芯片的高度可以小于所述绝缘基板的高度。
[0017]本发明的一个实施例中，所述半导体芯片的高度可以与所述绝缘基板的高度相同。
[0018]本发明的一个实施例中，所述半导体芯片的高度可以大于所述绝缘基板的高度。
[0019]本发明的一个实施例中，所述半导体芯片的顶面可以位于与所述绝缘基板的顶面同一平面上。
[0020]本发明的一个实施例中，所述半导体芯片的顶面可以位于与所述模制件的顶面同一平面上。
[0021]本发明的一个实施例中，所述半导体芯片的顶面可以从所述模制件露出。
[0022]本发明的一个实施例中，所述半导体芯片可以包括多个半导体芯片。
[0023]用于实现所述技术问题的本发明技术思想的半导体封装包括:绝缘基板，其包括一个以上的第一贯通部和位于所述多个第一贯通部之间的第二贯通部；一个以上的贯通布线，填充所述第一贯通部，被设置成穿过所述绝缘基板；上焊盘，位于所述绝缘基板的上表面，与所述多个贯通布线各自的上侧电连接；下焊盘，位于所述绝缘基板的下表面，与所述多个贯通布线各自的下侧电连接；半导体芯片，位于所述第二贯通部内，且位于所述多个贯通布线之间，与所述多个贯通布线电连接；模制件，对所述半导体芯片和所述绝缘基板进行模塑；以及再布线图案层，位于所述绝缘基板的下侧，电连接所述贯通布线和所述半导体芯片，并且包括第一绝缘层、再布线图案以及第二绝缘层，所述第一绝缘层在所述绝缘基板和所述多个贯通布线上，露出所述多个贯通布线和所述半导体芯片的半导体芯片焊盘，所述再布线图案位于所述第一绝缘层上，电连接所述多个贯通布线和所述半导体芯片焊盘，所述第二绝缘层位于所述再布线图案上，露出所述再布线图案的部分区域。所述半导体芯片的下表面可以以相对于所述下焊盘的下表面具有台阶差的方式凹陷，与所述半导体芯片接触的所述第一绝缘层的厚度可以大于与所述绝缘基板接触的所述第一绝缘层的厚度。
[0024]用于实现所述技术问题的本发明技术思想的半导体封装的制造方法，其包括:准备半导体芯片和绝缘基板的步骤；在所述半导体芯片的下表面上形成保护层的步骤；在所述绝缘基板内的第一贯通部上形成贯通布线的步骤；在所述贯通布线的上表面形成上焊盘，在所述贯通布线的下表面形成下焊盘的步骤；在所述绝缘基板内的第二贯通部上配置所述半导体芯片的步骤；形成覆盖所述绝缘基板和所述半导体芯片的模制件的步骤；从所述半导体芯片上去除所述保护层的步骤；以及形成电连接所述贯通布线和所述半导体芯片的再布线图案层的步骤。所述半导体芯片的下表面可以以相对于所述下焊盘的下表面具有台阶差的方式凹陷。
[0025]本发明的一个实施例中，在所述绝缘基板内的所述第二贯通部配置所述半导体芯片的步骤可以包括:将所述绝缘基板粘贴到承载基板上的步骤；以及将所述半导体芯片粘贴到所述承载基板上的所述绝缘基板内的所述第二贯通部内的步骤。
[0026]本发明的一个实施例中，形成电连接所述贯通布线和所述半导体芯片的再布线图案层的步骤还可以包括:形成在所述绝缘基板和所述贯通布线上露出所述贯通布线和所述半导体芯片的半导体芯片焊盘的所述第一绝缘层的步骤；在所述第一绝缘层上形成电连接所述贯通布线和所述半导体芯片焊盘的再布线图案的步骤；以及在所述再布线图案上形成露出所述再布线图案的部分区域的第二绝缘层的步骤。与所述半导体芯片接触的所述第一绝缘层的厚度可以大于与所述绝缘基板接触的所述第一绝缘层的厚度。
[0027]本发明的一个实施例中，形成所述模制件的步骤可以包括:形成整体覆盖所述绝缘基板和所述半导体芯片的模制件的步骤；利用蚀刻或激光去除工艺来去除所述模制件的部分区域，露出上焊盘的步骤；清洗所述已露出的上焊盘的步骤；以及利用Ni/Au非电解镀金、Ni/Sn镀金、或者Sn镀金对所述已露出的上焊盘进行表面处理的步骤。
[0028]用于实现所述技术问题的本发明技术思想的封装体叠层，包括下部半导体封装和上部半导体封装，所述下部半导体封装包括:下部绝缘基板，其包括第一贯通部和第二贯通部；下部贯通布线，填充所述第一贯通部，被设置成穿过所述下部绝缘基板；第一焊盘，位于所述下部绝缘基板的上表面，与所述下部贯通布线的上侧电连接；第二焊盘，位于所述下部绝缘基板的下表面，与所述下部贯通布线的下侧电连接；下部半导体芯片，位于所述第二贯通部内，与所述下部贯通布线电连接；下部模制件，对所述下部半导体芯片和所述下部绝缘基板进行模塑；以及下部再布线图案层，位于所述下部绝缘基板的下侧，电连接所述下部贯通布线和所述下部半导体芯片，其中，所述下部半导体芯片的下表面以相对于所述下焊盘的下表面具有台阶差的方式凹陷，所述上部半导体封装包括:上部绝缘基板，其包括第三贯通部和第四贯通部；上部贯通布线，填充所述第三贯通部，被设置成穿过所述上部绝缘基板；第三焊盘，位于所述上部绝缘基板的上表面，与所述上部贯通布线的上侧电连接；第四焊盘，位于所述上部绝缘基板的下表面，与所述上部贯通布线的下侧电连接；上部半导体芯片，位于所述第四贯通部内，与所述上部贯通布线电连接；上部模制件，对所述上部半导体芯片和所述上部绝缘基板进行模塑；以及上部再布线图案层，位于所述上部绝缘基板的下侧，电连接所述上部贯通布线和所述上部半导体芯片，其中，所述上部半导体芯片的下表面以相对于所述下焊盘的下表面具有台阶差的方式凹陷。所述上部半导体封装可以位于所述下部半导体封装的上侧。所述上部半导体封装的所述上部外部连接件可以与所述下部半导体封装的所述下部贯通布线电连接。
[0029]用于实现所述技术问题的本发明技术思想的半导体封装，其包括:绝缘基板，包括第一贯通部和第二贯通部；贯通布线，填充所述第一贯通部，被设置成穿过所述绝缘基板；半导体芯片，位于所述第二贯通部内，与所述贯通布线电连接；模制件，对所述半导体芯片和所述绝缘基板进行模塑，具有露出所述贯通布线的顶端的凹陷区域；再布线图案层，位于所述绝缘基板的下侧，电连接所述贯通布线和所述半导体芯片；以及外部连接件，与所述再布线图案层电连接。
[0030]本发明的一个实施例中，还可以包括位于所述模制件的所述凹陷区域内的所述贯通布线上的键合层。
[0031 ] 本发明的一个实施例中，所述键合层可以包括导电材料。
[0032]本发明的一个实施例中，所述键合层的顶面以相对于所述模制件的顶面具有台阶差的方式凹陷。
[0033]本发明的一个实施例中，所述半导体芯片的高度可以小于所述绝缘基板的高度。
[0034]本发明的一个实施例中，所述半导体芯片的高度可以与所述绝缘基板的高度相同。
[0035]本发明的一个实施例中，所述半导体芯片的高度可以大于所述绝缘基板的高度。
[0036]本发明的一个实施例中，所述半导体芯片的顶面可以位于与所述绝缘基板的顶面同一平面上。
[0037]本发明的一个实施例中，所述半导体芯片的顶面可以位于与所述模制件的顶面同一平面上。
[0038]本发明的一个实施例中，所述半导体芯片的顶面可以从所述模制件露出。
[0039]本发明的一个实施例中，所述半导体芯片可以包括多个半导体芯片。
[0040]用于实现所述技术问题的本发明技术思想的半导体封装的制造方法，其包括:准备绝缘基板的步骤；在所述绝缘基板内的第一贯通部上形成贯通布线的步骤；在所述绝缘基板内的第二贯通部上配置半导体芯片的步骤；形成覆盖所述绝缘基板和所述半导体芯片的模制件的步骤；形成电连接所述贯通布线和所述半导体芯片的再布线图案层的步骤；形成与所述再布线图案层电连接的外部连接件的步骤；以及去除所述模制件的部分区域，形成露出所述贯通布线的凹陷区域的步骤。
[0041]本发明的一个实施例中，在所述绝缘基板内形成贯通布线的步骤可以包括:去除所述绝缘基板的部分区域，同时形成所述第一贯通部和所述第二贯通部的步骤；以及向所述第一贯通部填充导电材料，形成所述贯通布线的步骤。
[0042]本发明的一个实施例中，在所述绝缘基板内形成贯通布线的步骤可以包括:去除所述绝缘基板的部分区域，形成所述第一贯通部的步骤；向所述第一贯通部填充导电材料来形成所述贯通布线的步骤；以及去除所述绝缘基板的部分区域，形成所述第二贯通部的步骤。
[0043]本发明的一个实施例中，所述第一贯通部和第二贯通部可利用布线工艺、模具切割加工工艺、蚀刻工艺、钻孔工艺或者激光去除工艺来形成。
[0044]本发明的一个实施例中，在所述绝缘基板内的所述第二贯通部配置所述半导体芯片的步骤可以包括:将所述绝缘基板粘贴到承载基板上的步骤；以及将所述半导体芯片粘贴到所述承载基板上的所述绝缘基板内的所述第二贯通部内的步骤。
[0045]本发明的一个实施例中，在实施去除所述模制件的部分区域，形成露出所述贯通布线的凹陷区域的步骤之后，可进一步包括在所述凹陷区域内形成与所述贯通布线电连接的键合层的步骤。
[0046]本发明的一个实施例中，所述键合层可以具有小于所述贯通布线的平面面积。
[0047]本发明的一个实施例中，形成电连接所述贯通布线和所述半导体芯片的再布线图案层的步骤可以进一步包括:形成在所述绝缘基板和所述贯通布线上露出所述贯通布线和所述半导体芯片的半导体芯片焊盘的第一绝缘层的步骤；在所述第一绝缘层上形成电连接所述贯通布线和所述半导体芯片焊盘的再布线图案的步骤；以及在所述再布线图案上形成露出所述再布线图案的部分区域的第二绝缘层的步骤。
[0048]用于实现所述技术问题的本发明技术思想的封装体叠层，包括下部半导体封装和上部半导体封装，所述下部半导体封装包括:下部绝缘基板，其包括第一贯通部和第二贯通部；下部贯通布线，填充所述第一贯通部，被设置成穿过所述下部绝缘基板；下部半导体芯片，位于所述第二贯通部内，与所述下部贯通布线电连接；下部模制件，对所述下部半导体芯片和所述下部绝缘基板进行模塑，具有露出所述下部贯通布线的顶端的下部凹陷区域；下部再布线图案层，位于所述下部绝缘基板的下侧，电连接所述下部贯通布线和所述下部半导体芯片；以及下部外部连接件，与所述下部再布线图案层电连接，所述上部半导体封装包括:上部绝缘基板，其包括第三贯通部和第四贯通部；上部贯通布线，填充所述第三贯通部，被设置成穿过所述上部绝缘基板；上部半导体芯片，位于所述第四贯通部内，与所述上部贯通布线电连接；上部模制件，对所述上部半导体芯片和所述上部绝缘基板进行模塑；上部再布线图案层，位于所述上部绝缘基板的下侧，电连接所述上部贯通布线和所述上部半导体芯片；以及上部外部连接件，与所述上部再布线图案层电连接。所述上部半导体封装可位于所述下部半导体封装的上侧。所述上部半导体封装的所述上部外部连接件可以与所述下部半导体封装的所述下部贯通布线电连接。
[0049](三)有益效果
[0050]与现有的安装半导体芯片之后形成贯通孔，而后进行填充来形成贯通布线的情况相比，本发明技术思想的半导体封装预先在绝缘基板上形成通孔并且通过填充形成贯通布线之后安装半导体芯片，因此能够减少制造工艺中对半导体芯片的损坏，能够提供精密且工艺缺陷低的贯通布线。
[0051]并且，通过在半导体芯片的活性面上形成保护层，能够在半导体芯片的个别工艺、在承载基板上的安装工艺以及模塑工艺中，从工艺过程中导致的缺陷，例如，半导体芯片的活性面损坏、半导体芯片焊盘的污染、覆盖模制件的焊盘表面等缺陷中保护半导体芯片的活性面。
[0052]并且，通过所述保护层，能够改变半导体芯片的半导体芯片焊盘和与贯通布线连接的下焊盘的高度，因此能够抑制相互间的信号干扰。这种下焊盘的高度调节可通过调节位于半导体芯片和绝缘基板上的绝缘层的厚度来实现，进一步地，能够控制半导体封装的电特性和机械特性。
【专利附图】
【附图说明】
[0053]图1是表示本发明的一个实施例的半导体封装的剖视图。
[0054]图2是沿线I1-1I切割本发明的一个实施例的图1的半导体封装的平面图。
[0055]图3至图18是根据工艺步骤表示制造本发明的一个实施例的图1的半导体封装的制造方法的剖视图。
[0056]图19是表示多个图1的半导体封装层叠的封装体叠层的剖视图。
[0057]图20是表示本发明的一个实施例的半导体封装的剖视图。
[0058]图21和图22是表示本发明的一个实施例的半导体封装的剖视图。
[0059]图23至图25是表示本发明的一个实施例的半导体封装的剖视图。
[0060]图26是表示本发明的一个实施例的半导体封装的剖视图。
[0061]图27是沿线I1-1I切割本发明的一个实施例的图26的半导体封装的平面图。
[0062]图28至图40是根据工艺步骤表示制造本发明的一个实施例的图26的半导体封装的制造方法的剖视图。
[0063]图41是表示多个图26的半导体封装层叠的封装体叠层的剖视图。
[0064]图42至图44是根据工艺步骤表示制造本发明的一个实施例的图26的半导体封装的制造方法的剖视图。
[0065]图45至图47是表示本发明的一个实施例的半导体封装的剖视图。
[0066]图48是表示本发明的一个实施例的半导体封装的剖视图。
[0067]最优实施方式
[0068]本发明的一个实施例的半导体封装100包括:绝缘基板110，其包括第一贯通部112和第二贯通部114 ;贯通布线120，填充第一贯通部112，贯通绝缘基板110而设置；半导体芯片130，位于第二贯通部114内，与贯通布线120电连接；模制件140，对半导体芯片130和所述绝缘基板110进行模塑；以及再布线图案层150，位于绝缘基板110的下侧，电连接贯通布线120和半导体芯片130。
【具体实施方式】
[0069]以下，参照附图，对本发明的优选实施例进行详细说明。本发明的实施例为了向本领域技术人员更完整地说明本发明的技术思想而提供，下述实施例可变更为多种其它方式，本发明的技术思想不限于下述实施例。反而，这些实施例是为了使本公开更充实更完善，向本领域技术人员完整地传达本发明的技术思想而提供。如本说明书中所使用，术语“和/或”包括所列举的项目中任意一个或一个以上的所有组合。同一附图标记始终表示同一构成要件。并且，示意表示附图的多种构成要件和区域。因此，本发明的技术思想不限于附图中所表示的相对大小或间隔。
[0070]图1是表示本发明的一个实施例的半导体封装100的剖视图。图2是沿线I1-1I切割本发明的一个实施例的图1的半导体封装100的平面图。
[0071]参照图1和图2，半导体封装100包括绝缘基板110、贯通布线120、上焊盘122、下焊盘124、半导体芯片130、模制件140、再布线图案层150以及外侧连接部件160。
[0072]绝缘基板110可以包括第一贯通部112和第二贯通部114。第二贯通部114可位于绝缘基板110的中央，第一贯通部112可位于第二贯通部114的周围。在第一贯通部112上填充导电材料，由此能够形成贯通布线120。半导体芯片130可位于第二贯通部114上。但是，这样的第一贯通部112和第二贯通部114的位置关系的多种变化情况也属于本发明的技术思想。例如，第二贯通部114可位于绝缘基板110的一端部或者位于拐角部，第一贯通部112可以以不完全包围第二贯通部114的方式位于第二贯通部114的外侧。
[0073]贯通布线120可设置成贯通绝缘基板110。上焊盘122可位于贯通布线120的上侦牝以便与贯通布线120电连接。并且，下焊盘124可位于贯通布线120的下侧，以便与贯通布线120电连接。S卩，上焊盘122可位于绝缘基板110的上表面，下焊盘124可位于绝缘基板110的下表面。贯通布线120可通过下焊盘124和再布线图案层150与半导体芯片130电连接。S卩，贯通布线120可通过下焊盘124和再布线图案154与半导体芯片130的半导体芯片焊盘132电连接。贯通布线120可向半导体芯片130提供数据信号或者提供电信号。
[0074]半导体芯片130可位于中央，贯通布线120可位于半导体芯片130的外轮廓。半导体芯片130可以是存储器芯片或逻辑芯片。这样的存储器芯片可包括例如动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、闪烁存储器(flash)、相变随机存取存储器(PRAM)、电阻式随机存取存储器(ReRAM)、铁电随机存取存储器(FeRAM)或者磁随机存取存储器(MRAM)。这种逻辑芯片可以是控制存储器芯片的控制器。半导体芯片130的高度Hl可以小于绝缘基板110的高度H2。由此，半导体芯片130的高度Hl可以小于贯通布线120的高度。
[0075]模制件140能够密封半导体芯片130。半导体芯片130的半导体芯片焊盘132可从模制件140露出。模制件140可覆盖绝缘基板110的顶面，绝缘基板110的侧面可从模制件140露出。模制件140可具有露出上焊盘122的凹陷区域142。模制件140能够填充半导体芯片130与绝缘基板110之间。并且，模制件140可以以填充绝缘基板110与再布线图案层150的第一绝缘层152之间的方式延伸。模制件140可包括绝缘物，例如可包括环氧模塑化合物(epoxy mold compound, EMC)。露出的上焊盘可包括通过Ni/Au非电解镀金、Ni/Sn镀金、或者Sn镀金等形成的镀层。
[0076]再布线图案层150可位于绝缘基板110的下侧。再布线图案层150能够支撑半导体芯片130。第一绝缘层152、再布线图案154以及第二绝缘层156能够构成再布线图案层150。再布线图案154可被第一绝缘层152和第二绝缘层156包围。再布线图案154可包括导电材料，例如可包括金属，可包括铜、铜合金、铝或者铝合金。再布线图案154可对半导体芯片130进行再布线。由此，再布线图案154可对半导体芯片130的输出输入端子进行微细化，并且能够增加所述输入输出端子的数量。并且，半导体封装100可通过再布线图案154具有扇出结构。
[0077]并且，再布线图案层150可由预先制造的结构体构成，这样的结构体通过压制、粘接、回流等粘接在半导体芯片130和模制件140的情况也属于本发明的技术思想。
[0078]半导体芯片130的下表面133不与下焊盘124的下表面125和/或绝缘基板110的下表面116位于同一平面(coplanar)。例如,半导体芯片130的下表面133可以以相对于下焊盘124的下表面125具有台阶差的方式凹陷或者以相对于绝缘基板110的下表面116具有台阶差的方式凹陷。例如，半导体芯片130的下表面133可以在I至50 μ m的范围内相对于下焊盘124的下表面125和/或绝缘基板110的下表面116凹陷，例如可以在3至23μπι的范围内凹陷。
[0079]并且，与半导体芯片130接触的第一绝缘层152的厚度Tl可大于与绝缘基板110接触的第一绝缘层152的厚度T2。例如，与半导体芯片130接触的第一绝缘层152的厚度Tl可大于与绝缘基板110接触的第一绝缘层152的厚度T2去除保护层139厚度相应的大小。例如，与半导体芯片130接触的第一绝缘层152的厚度Tl可以在I至50 μ m的范围内大于与绝缘基板110接触的第一绝缘层152的厚度T2，例如可以在3至23 μ m的范围内。由此，再布线图案层150可以在半导体芯片130的下侧比绝缘基板110的下侧具有更厚的厚度。
[0080]外侧连接部件160可与再布线图案154电连接/或者物理连接，由此能够与半导体芯片130和/或贯通布线120电连接。外侧连接部件160能够将半导体芯片130与外部装置电连接。外侧连接部件160可在贯通布线120垂直地位于同一位置。由此，如参照以下图19所述，一个半导体封装的外侧连接部件160与另一半导体封装的贯通布线相互接触而能够电连接和/物理连接。外侧连接部件160可位于半导体芯片130的外轮廓。但这仅是例示，本发明的技术思想不限于此，外侧连接部件160与半导体芯片130重叠设置的情况也属于本发明的技术思想。外侧连接部件160例如可以为锡球。
[0081]图3至图18是根据工艺步骤表示制造本发明的一个实施例的图1的半导体封装100的制造方法的剖视图。
[0082]参照图3，在包括多个半导体芯片130的半导体晶片W的下侧形成保护层139。保护层139可形成在半导体芯片130的下侧表面上。所述下侧表面可以是形成有电路结构(未图示)的活性面，其上可设置半导体芯片焊盘132。即，半导体芯片焊盘132可通过保护层139在制造工艺中被保护。并且，电路结构(未图示)可通过保护层139在制造工艺中被保护。
[0083]保护层139可以是涂布液体状物质后进行固化而被固化的物质。或者，保护层139可以是通过蒸镀方法形成的物质。保护层139可包括绝缘物，例如可以包括氧化物、氮化物或氮氧化物。保护层139例如可具有I至50 μ m的厚度，例如可具有3至23 μ m的厚度。但是，上述的保护层139的材质、形状及厚度只是例示，本发明的技术思想不限于此。
[0084]如图4所示，沿切割线131切割半导体晶片W来使半导体芯片130个别化。由此，个别化的半导体芯片130被保护层139覆盖，设置有半导体芯片焊盘132的半导体芯片130的下侧表面被保护层139覆盖。
[0085]参照图5，准备绝缘基板110。绝缘基板110可包括绝缘物质，例如可包括硅(silicon)、玻璃(glass)、陶瓷(ceramic)、塑料(plastic)或者聚合物(polymer)。绝缘基板110可形成为平板，也可以具有圆形或者多边形形状。
[0086]参照图6，去除绝缘基板110的部分区域来形成贯通绝缘基板110的第一贯通部112。形成第一贯通部112的工艺可利用布线工艺、模具切割加工工艺、蚀刻工艺、钻孔工艺或者激光去除工艺来实施。第一贯通部112可相当于通过后续工艺形成贯通布线120的区域。图中图示的虚线是为了明确表示第一贯通部112而示出的,而不是意味绝缘基板110分为多个部分。
[0087]参照图7，在绝缘基板110内形成贯通布线120。具体而言，通过导电性物质填充第一贯通部112来形成贯通布线120。贯通布线120可以为娃穿孔(through silicon via,TSV)或者基板穿孔(through substrate via, TSV) ?贯通布线120可通过将包括所述导电性物质且具有流动性的导电衆料(conductive paste)填充到第一贯通部112之后使其固体化来形成。所述导电浆料可以为金属粉末和/或碳粉和液体状树脂(resin)的混合物。作为替代方案，贯通布线120可利用镀金或蒸镀将所述导电材料质填充到第一贯通部112来形成。贯通布线120例如可包括金属，可包括铜、铜合金、铝或者铝合金。并且，贯通布线120可包括碳。
[0088]在绝缘基板110的上表面115上形成上焊盘122，在绝缘基板110的下表面116上形成下焊盘124。上焊盘122和下焊盘124可从贯通布线120延伸，能够与贯通布线120电连接。并且，上焊盘122的宽度wl可大于贯通布线120的宽度wO。下焊盘124的宽度w2可大于贯通布线120的宽度《O。上焊盘122的宽度wl和下焊盘124的宽度《2的厚度可以相同也可以互不相同。上焊盘122和/或下焊盘124可利用镀金、蒸镀或印刷来形成。上焊盘122和/或下焊盘124可包括导电材料，例如可包括金属，可包括铜、铜合金、铝或者铝合金。上焊盘122和/或下焊盘124可包括与贯通布线120相同的物质或者不同的物质。可以多样地变更上焊盘122和/或下焊盘124的厚度。
[0089]参照图8，去除绝缘基板110的部分区域来形成贯通绝缘基板110的第二贯通部114。形成第二贯通部114的工艺可利用布线工艺、模具切割加工工艺、蚀刻工艺、钻孔工艺或者激光去除工艺来实施。第二贯通部114可相当于通过后续工艺形成半导体芯片130的区域。第二贯通部114可位于绝缘基板110的中央，形成在第一贯通部112的贯通布线120可位于第二贯通部114的周围。但是，这些第一贯通部112和第二贯通部114的位置关系的多种改变情况也属于本发明的技术思想。例如，第二贯通部114可位于绝缘基板110的一端部或者位于拐角部，第一贯通部112可以以不完全包围第二贯通部114的方式位于第二贯通部114的外侧。图中图示的虚线是为了明确表示第二贯通部114而示出的，而不是意味绝缘基板110分为多个部分。
[0090]本实施例中对在不同的工艺中形成第一贯通部112和第二贯通部114的情况进行了说明，但这只是例示，在同一工艺中形成第一贯通部112和第二贯通部114的情况也属于本发明的技术思想。
[0091]参照图9,将绝缘基板110附着到承载基板129上。例如，绝缘基板110可利用粘接部件128粘贴到承载基板129上。承载基板129可包括硅(silicon)、玻璃(glass)、陶瓷(ceramic)、塑料(plastic)或者聚合物(polymer)。粘接部件128可以为液体状粘接剂或者粘接胶带。在绝缘基板110的第二贯通部114上露出粘接部件128。图9中示出粘结部件128仅粘贴到下焊盘124，从绝缘基板110隔离的形状，但在未设置下焊盘124的区域上粘接部件128可粘贴到绝缘基板110。
[0092]参照图10，在绝缘基板110内配置半导体芯片130。具体而言，以位于绝缘基板110的第二贯通部114内的方式将半导体芯片130粘贴到承载基板129上。半导体芯片130的半导体芯片焊盘132可朝向承载基板129，保护层139可与粘结部件128接触。半导体芯片130和绝缘基板110可在侧面方向相互隔离地设置。即，第二贯通部114的平面面积可大于半导体芯片130的平面面积。作为替代方案，半导体芯片130和绝缘基板110可在侧面相互接触地设置。例如，第二贯通部114的平面面积可与半导体芯片130的平面面积几乎相同。半导体芯片130的高度Hl可小于绝缘基板110的高度H2。并且，半导体芯片130的顶面可相对于绝缘基板110的顶面具有台阶差。但是，这只是例示，本发明的技术思想不限于此。例如，半导体芯片130的高度Hl可与绝缘基板110的高度H2相同或者可大于绝缘基板110的高度H2。
[0093]贯通布线120可设置成包围半导体芯片130。贯通布线120可在半导体芯片130的两侧以相同的数量设置。但是，这只是例示，本发明并不限于此。例如，贯通布线120可仅位于半导体芯片130的一侧，或者可在半导体芯片130的两侧以不同的数量设置。并且，示出了以半导体芯片130为中心两侧设置两个贯通布线120，但这只是例示，本发明不限于此。即，可以以半导体芯片130为中心两侧设置多种数量的贯通布线120。
[0094]参照图11，形成覆盖绝缘基板110和半导体芯片130的模制件140。模制件140能够密封半导体芯片130和保护层139。绝缘基板110的顶面可被模制件140覆盖，绝缘基板110的侧面可从模制件140露出。并且，贯通布线120和上焊盘122可被模制件140覆盖。模制件140可填充半导体芯片130与绝缘基板110之间。模制件140可包括绝缘物，例如可包括环氧模塑化合物(epoxy mold compound, EMC)。形成模制件140的步骤可通过一个步骤实施或者可通过多个步骤实施。选择性地，可实施平坦化模制件140的顶面的工艺。模制件140可利用印刷(printing)方式或者模压成型(compress1n molding)方式来形成。
[0095]参照图12，去除承载基板129和粘接部件128。由此能够从模制件140露出覆盖半导体芯片130的半导体芯片焊盘132的保护层139和与贯通布线120连接的下焊盘124。
[0096]参照图13，去除覆盖半导体芯片130的半导体芯片焊盘132的保护层139。由此能够从模制件140露出半导体芯片130的半导体芯片焊盘132。设置有半导体芯片焊盘132的半导体130的下表面133以第一距离SI相对于下焊盘124的下表面125凹陷(recess)。半导体芯片130的下表面133以第二距离S2相对于绝缘基板110的下表面116凹陷。具体而言，半导体芯片130的下表面不与下焊盘124的下表面125和/或绝缘基板110的下表面116位于同一平面(coplanar)。S卩，半导体芯片130的下表面133以相对于下焊盘124的下表面125和/或绝缘基板110的下表面116具有台阶差的方式凹陷相当于去除的保护层139的厚度。例如，半导体芯片130的下表面133可以在I至50 μ m的范围内以相对于下焊盘124的下表面125和/或绝缘基板110的下表面116具有台阶差的方式凹陷，例如可以在3至23 μ m的范围内凹陷。
[0097]参照图14至16，形成电连接贯通布线120和半导体芯片130的再布线图案层150。
[0098]参照图14，在绝缘基板110和贯通布线120上形成第一绝缘层152。第一绝缘层152可在半导体芯片130上延伸，具体而言，第一绝缘层152可以以绝缘基板110为基准，相对于模制件140对置(opposite)设置。与半导体芯片130接触的第一绝缘层152的厚度Tl可大于与绝缘基板110接触的第一绝缘层152的厚度T2。例如，与半导体芯片130接触的第一绝缘层152的厚度Tl可大于与绝缘基板110接触的第一绝缘层152的厚度T2相当于去除的保护层139的厚度。例如，与半导体芯片130接触的第一绝缘层152的厚度Tl可以在I至50 μ m的范围内大于与绝缘基板110接触的第一绝缘层152的厚度T2，例如可以在3至23 μ m的范围内。
[0099]接着，去除第一绝缘层152的部分区域，形成露出贯通布线120的第一开口部151和露出半导体芯片130的半导体芯片焊盘132的第二开口部153。去除第一绝缘层152的工艺可利用蚀刻工艺或者激光去除工艺来实施。第一绝缘层152可包括绝缘物，例如可包括氧化物、氮化物或者环氧模塑化合物等。
[0100]参照图15，在第一绝缘层152上形成电连接贯通布线120和半导体芯片130的半导体芯片焊盘132的再布线图案154。再布线图案154可填充第一开口部151，由此再布线图案154可与贯通布线120电连接和或物理连接。并且，再布线图案154可填充第一开口部153，由此再布线图案154可与半导体芯片焊盘132电连接和/或物理连接。再布线图案154可包括导电材料，例如可包括金属，可包括铜、铜合金、铝或者铝合金。并且，再布线图案154可包括碳。再布线图案154可利用蒸镀、镀金、印刷等多种方法来形成。并且，再布线图案154可利用为了形成贯通布线120而使用的导电浆料来形成。再布线图案154能够对半导体芯片130进行再布线。再布线图案154可与外侧连接部件160 (参照图18)电连接和/或物理连接。由此，再布线图案154可对半导体芯片130的输入输出端子进行微细化，并且能够增加所述输入输出端子的数量。并且，半导体封装100可通过再布线图案154具有扇出结构。
[0101]参照图16，在再布线图案154上形成第二绝缘层156。第二绝缘层156整体覆盖再布线图案154和第一绝缘层152。第二绝缘层156可包括绝缘物，例如可包括氧化物、氮化物或者环氧模塑化合物等。第一绝缘层152和第二绝缘层156可包括同一物质或者不同物质。
[0102]第一绝缘层152、再布线图案154以及第二绝缘层156能够构成再布线图案层150。再布线图案层150可在半导体芯片130的下侧比在绝缘基板110的下侧具有更厚的厚度。
[0103]并且，再布线图案层150可由预先制造的结构体构成，这样的结构体通过压制、粘接、回流等粘接在半导体芯片130和模制件140的情况也属于本发明的技术思想。
[0104]参照图17，去除第二绝缘层156的部分区域，形成露出再布线图案154的部分区域的第三开口部155。去除第二绝缘层156的工艺可通过蚀刻工艺或者激光去除工艺来实施。
[0105]参照图18，在再布线图案154上粘贴电连接和/或物理连接的外侧连接部件160。外侧连接部件160可粘贴到露出的再布线图案154上。外侧连接部件160可包括导电材料，例如可包括金属。外侧连接部件160可以为锡球。
[0106]接着，去除模制件140的部分区域来露出上焊盘122，由此完成图1的半导体封装100。上焊盘122露出的表面可以以绝缘基板110为基准相对于再布线图案层150对置(opposite)设置。去除模制件140的工艺可通过蚀刻工艺或激光去除工艺来实施。并且，去除模制件140的部分区域来形成露出上焊盘122的凹陷区域142的工艺为可选择事项(opt1nally),可根据情况进行省略。
[0107]并且，还可以包括清洗露出的上焊盘122的步骤和表面处理工艺。所述表面处理步骤可通过Ni/Au非电解镀金、Ni/Sn镀金、或者Sn镀金来实施。
[0108]图19是层叠多个图1的半导体封装100的封装体叠层1000 (Package-On-Package，POP)的剖视图。关于本实施例的封装体叠层1000省略与上述实施例的半导体封装100的说明重复的说明。
[0109]参照图19，封装体叠层1000上垂直层叠半导体封装100A、100B。具体而言，上部半导体封装100A位于下部半导体封装100B上。并且，两个以上的半导体封装层叠而成封装体叠层也属于本发明的技术方案。
[0110]上部半导体封装100A的外侧连接部件160A可与下部半导体封装IlOB的上焊盘122B电连接和/或物理连接。由此，上部半导体封装100A的外侧连接部件160A可与下部半导体封装100B的贯通布线120B电连接。并且，选择性地，外侧连接部件160A可通过下部半导体封装100B的模制件140B进行排序和/或固定。
[0111]上部半导体封装100A的上焊盘122A可从上侧露出，并且可与另一半导体封装(未图示)的外侧连接部件电连接。
[0112]下部半导体封装100B的外侧连接部件160B可与如外部基板(未图示)的外部装置电连接。
[0113]以下，对半导体封装100A、100B的电连接关系进行说明。
[0114]下部半导体封装100B的半导体芯片130B可通过再布线图案154B和外部连接件160B与外部装置(未图示)电连接。
[0115]上部半导体封装100A的半导体芯片130A可通过再布线图案154A、外侧连接部件160A、上焊盘122B、贯通布线120B、下焊盘124B、再布线图案154B以及外侧连接部件160B与外部装置(未图示)电连接。作为替代方案，上部半导体封装100A的半导体芯片130A可通过再布线图案154A、下焊盘124A、贯通布线120A以及上焊盘122A与外部装置(未图示)电连接。
[0116]并且，上部半导体封装100A的半导体芯片130A可通过再布线图案154A、外侧连接部件160A、上焊盘122B、贯通布线120B、下焊盘124B以及再布线图案154B与下部半导体封装100B的半导体芯片130B电连接。
[0117]图20是表示本发明的一个实施例的半导体封装200的剖视图。本实施例的半导体封装200是改变上述实施例的半导体封装中的部分结构的半导体封装，因此省略重复说明。
[0118]参照图20，半导体封装200包括绝缘基板110、贯通布线120、上焊盘122、下焊盘124、半导体芯片130、模制件140、再布线图案层150以及外侧连接部件170。在实施图3至图16所示的制造步骤之后，去除模制件140的部分区域来露出上焊盘122，在上焊盘122上粘贴电连接和/或物理连接的外侧连接部件170，代替形成外侧连接部件160的步骤。外侧连接部件170可包括导电材料，例如可包括金属。外侧连接部件170可以为锡球。外侧连接部件170可以包括与外侧连接部件160相同的物质或者互不相同的物质。
[0119]半导体芯片130的下表面133不与下焊盘124的下表面125和/或绝缘基板110的下表面116位于同一平面(coplanar)。例如,半导体芯片130的下表面133可以以相对于下焊盘124的下表面125具有台阶差的方式凹陷或者以相对于绝缘基板110的下表面116具有台阶差的方式凹陷。并且，与半导体芯片130接触的第一绝缘层152的厚度Tl大于与绝缘基板110接触的第一绝缘层152的厚度T2。
[0120]图21和图22是分别表示本发明的一个实施例的半导体封装300、400的剖视图。本实施例的半导体封装300、400是改变上述实施例的半导体封装中的部分结构的半导体封装，因此省略重复说明。
[0121]参照图21，半导体封装300包括绝缘基板110、贯通布线120、上焊盘122、下焊盘124、第一半导体芯片330a、第二半导体芯片330b、模制件140、再布线图案层150以及外侧连接部件160。第一半导体芯片330a和第二半导体芯片330b与图1的半导体芯片130类似地可与再布线图案层150电连接。第一半导体芯片330a和第二半导体芯片330b可具有相同大小或者不同大小。第一半导体芯片330a和第二半导体芯片330b可以为存储器芯片或逻辑芯片。并且，第一半导体芯片330a和第二半导体芯片330b可以为具有相同的功能的同种产品或者具有互不相同的功能的异种产品。例如，第一半导体芯片330a可以为逻辑芯片，第二半导体芯片330b可以为存储器芯片，也可以与此相反。半导体封装300可以构成片上系统(system on chip, SOC)或者系统级封装(system in package, SIP)。
[0122]第一半导体芯片330a的下表面333a和/或第二半导体芯片330b的下表面333b不与下焊盘124的下表面125和/或绝缘基板110的下表面116位于同一平面(coplanar)。例如，第一半导体芯片330a的下表面333a和/或第二半导体芯片330b的下表面333b可以以相对于下焊盘124的下表面125具有台阶差的方式凹陷或者以相对于绝缘基板110的下表面116具有台阶差的方式凹陷。并且，与第一半导体芯片330a和第二半导体芯片330b接触的第一绝缘层152的厚度Tl大于与绝缘基板110接触的第一绝缘层152的厚度T2。
[0123]图21中示出平面排列第一半导体芯片330a和第二半导体芯片330b的情况，但垂直层叠的情况也属于本发明的技术思想。
[0124]参照图22，半导体封装400包括绝缘基板110、贯通布线120、上焊盘122、下焊盘124、第三半导体芯片430a、第四半导体芯片430b、模制件140、再布线图案层150以及外侧连接部件170。第三半导体芯片430a和第四半导体芯片430b与图20的半导体芯片130类似地可与再布线图案层150电连接。第三半导体芯片430a和第四半导体芯片430b可具有相同大小或者不同大小。第三半导体芯片430a和第四半导体芯片430b可以为存储器芯片或逻辑芯片。并且，第三半导体芯片430a和第四半导体芯片430b可以为具有相同的功能的同种产品或者具有互不相同的功能的异种产品。例如，第三半导体芯片430a可以为逻辑芯片，第四半导体芯片430b可以为存储器芯片，也可以相反。半导体封装400可以构成片上系统或者系统级封装。
[0125]第三半导体芯片430a的下表面433a和/或第四半导体芯片430b的下表面433b不与下焊盘124的下表面125和/或绝缘基板110的下表面116位于同一平面。例如，第三半导体芯片430a的下表面433a和/或第四半导体芯片430b的下表面433b可以以相对于下焊盘124的下表面125具有台阶差的方式凹陷或者以相对于绝缘基板110的下表面116具有台阶差的方式凹陷。并且，与第三半导体芯片430a和第四半导体芯片430b接触的第一绝缘层152的厚度Tl大于与绝缘基板110接触的第一绝缘层152的厚度T2。
[0126]图22中示出平面排列第三半导体芯片430a和第四半导体芯片430b的情况，但垂直层叠的情况也属于本发明的技术思想。
[0127]图23至图25是分别表示本发明的一个实施例的半导体封装500、600、700的剖视图。本实施例的半导体封装500、600、700是改变上述实施例的半导体封装中的部分结构的半导体封装，因此省略重复说明。
[0128]参照图23，半导体封装500包括绝缘基板110、贯通布线120、上焊盘122、下焊盘124、半导体芯片530、模制件140、再布线图案层150以及外侧连接部件160。本实施例中，半导体芯片530的高度Hl可与绝缘基板110的高度H2相同。由此，半导体芯片530的高度Hl可与贯通布线120的高度相同。并且，半导体芯片530的顶面可以与绝缘基板110的顶面为同一平面。
[0129]半导体芯片530的下表面533不与下焊盘124的下表面125和/或绝缘基板110的下表面116位于同一平面。例如，半导体芯片530的下表面533可以以相对于下焊盘124的下表面125具有台阶差的方式凹陷或者以相对于绝缘基板110的下表面116具有台阶差的方式凹陷。并且，与半导体芯片530接触的第一绝缘层152的厚度Tl大于与绝缘基板110接触的第一绝缘层152的厚度T2。
[0130]参照图24，半导体封装600包括绝缘基板110、贯通布线120、上焊盘122、下焊盘124、半导体芯片630、模制件140、再布线图案层150以及外侧连接部件160。本实施例中，半导体芯片630的高度Hl可大于绝缘基板110的高度H2。由此，半导体芯片630的高度Hl可大于贯通布线120的高度。并且，半导体芯片630的顶面比绝缘基板110的顶面高。即，半导体芯片630的顶面比绝缘基板110的顶面更远离再布线图案层150而隔离。
[0131]半导体芯片630的下表面633不与下焊盘124的下表面125和/或绝缘基板110的下表面116位于同一平面。例如，半导体芯片630的下表面633可以以相对于下焊盘124的下表面125具有台阶差的方式凹陷或者以相对于绝缘基板110的下表面116具有台阶差的方式凹陷。并且，与半导体芯片630接触的第一绝缘层152的厚度Tl大于与绝缘基板110接触的第一绝缘层152的厚度T2。
[0132]参照图25，半导体封装700包括绝缘基板110、贯通布线120、上焊盘122、下焊盘124、半导体芯片730、模制件140、再布线图案层150以及外侧连接部件160。本实施例中，半导体芯片730的高度Hl可大于绝缘基板110的高度H2。由此，半导体芯片730的高度Hl可大于贯通布线120的高度。并且，半导体芯片730的顶面比绝缘基板110的顶面高。即，半导体芯片730的顶面比绝缘基板110的顶面更远离再布线图案层150而隔离。并且，半导体芯片730的顶面从模制件140露出。并且，半导体芯片730的顶面可以与模制件140的顶面为同一平面。
[0133]半导体芯片730的下表面733不与下焊盘124的下表面125和/或绝缘基板110的下表面116位于同一平面。例如，半导体芯片730的下表面733可以以相对于下焊盘124的下表面125具有台阶差的方式凹陷或者以相对于绝缘基板110的下表面116具有台阶差的方式凹陷。并且，与半导体芯片730接触的第一绝缘层152的厚度Tl大于与绝缘基板110接触的第一绝缘层152的厚度T2。
[0134]并且，在图23至图25的半导体封装500、600、700上组合图20至图22的半导体封装200、300、400的技术特征的情况也属于本发明的技术思想。
[0135]图26是表示本发明的一个实施例的半导体封装1100的剖视图。图27是沿线I1-1I切割本发明的一个实施例的图26的半导体封装1100的平面图。本实施例的半导体封装1100是改变上述实施例的半导体封装中的部分结构的半导体封装，因此省略重复说明。
[0136]参照图26和图27，半导体封装1100包括绝缘基板110、贯通布线120、半导体芯片130、模制件140、再布线图案层150以及外侧连接部件160。并且，半导体封装1100还可包括键合层190。
[0137]绝缘基板110可包括第一贯通部112和第二贯通部114。贯通布线120可形成在第一贯通部112。半导体芯片130可位于第二贯通部114。
[0138]贯通布线120设置成贯通绝缘基板110。贯通布线120可通过再布线图案层150与半导体芯片130电连接。
[0139]半导体芯片130可位于中央，贯通布线120位于半导体芯片130的外轮廓上。半导体芯片130的高度Hl可小于绝缘基板110的高度H2。由此，半导体芯片130的高度Hl可小于贯通布线120的高度。
[0140]模制件140能够密封半导体芯片130。模制件140可具有露出贯通布线120的顶面的至少一部分的凹陷区域142。
[0141]再布线图案层150可位于绝缘基板110的下侧。第一绝缘层152、再布线图案154以及第二绝缘层156能够构成再布线图案层150。
[0142]外侧连接部件160可以与再布线图案154电连接和/或物理连接，由此能够与半导体芯片130和/或贯通布线120电连接。外侧连接部件160能够将半导体芯片130和外部装置电连接。
[0143]选择性地(opt1nally)，键合层190位于贯通布线120上。键合层190可位于模制件140的凹陷区域142内。键合层190可包括导电材料，例如可包括金属。键合层190可填充凹陷区域142的一部分，由此，键合层190的顶面以相对于模制件140的顶面具有台阶差的方式凹陷。
[0144]与图1所示的半导体封装100相比，本实施例的半导体封装1100具有在贯通布线120的上侧和下侧不包括上焊盘和下焊盘的不同点。由此，贯通布线120能够实现所述上焊盘和下焊盘的功能。并且，选择性地，键合层190能够实现所述上焊盘的功能。
[0145]图28至图40是根据工艺步骤表示制造本发明的一个实施例的图26的半导体封装1100的制造方法的剖视图。
[0146]参照图28，准备绝缘基板110。
[0147]参照图29，去除绝缘基板110的部分区域，同时形成第一贯通部112和第二贯通部114。第一贯通部112和第二贯通部114可在同一工艺中形成或者在不同工艺中形成。附图中图示的虚线用于明确表示第一贯通部112和第二贯通部114而示出，并非意味绝缘基板110分为多个部分。
[0148]参照图30，在绝缘基板110内形成贯通布线120。具体而言，通过用导电材料质填充第一贯通部112来形成贯通布线120。
[0149]参照图31,将绝缘基板110粘贴到承载基板129上。例如，绝缘基板110可利用粘接部件128粘贴到承载基板129上。
[0150]参照图32，在绝缘基板110内配置半导体芯片130。具体而言，将半导体芯片130以位于承载基板129上的绝缘基板110的第二贯通部114内的方式粘贴。半导体芯片130的高度Hl可小于绝缘基板110的高度H2。由此，半导体芯片130的顶面可相对于绝缘基板110的顶面具有台阶差。但是这只是例示，本发明的技术思想不限于此。例如，半导体芯片130的高度Hl可以与绝缘基板110的高度H2相同或者可大于绝缘基板110的高度H2。贯通布线120可设置成包围半导体芯片130。
[0151]参照图33，形成覆盖绝缘基板110和半导体芯片130的模制件140。模制件140能够密封半导体芯片130。
[0152]参照图34，去除承载基板129和粘接部件128。由此能够从模制件140露出覆盖半导体芯片130的半导体芯片焊盘132和贯通布线120。
[0153]参照图35至图37，形成电连接贯通布线120和半导体芯片130的再布线图案层150。再布线图案层150可通过参照图14至图16说明的方法形成。再布线图案层150可包括在绝缘基板110和贯通布线120上形成第一绝缘层152，位于第一绝缘层152上且电连接贯通布线120和半导体芯片130的半导体芯片焊盘132的再布线图案154，以及位于再布线图案154上且具有第三开口部155的第二绝缘层156。
[0154]参照图38，去除模制件140的部分区域，形成露出贯通布线120的凹陷区域142。贯通布线120的露出的表面可以以绝缘基板110为基准相对于再布线图案层150对置设置。去除模制件140的工艺可通过蚀刻工艺或激光去除工艺来实施。
[0155]参照图39，在凹陷区域142内形成与贯通布线120电连接和/或物理连接的键合层190。键合层190能够填充凹陷区域142的一部分或者能够完整地填充凹陷区域142。键合层190可包括导电材料，例如可包括金属。键合层190可利用蒸镀、镀金、印刷等各种方法来形成。键合层190能够实现改善与贯通布线120的外部部件的电接触的功能，例如能够改善接触角或沉浸性。并且层叠多个半导体封装1100的情况下，能够实现改善与其他半导体封装的外部连接件的电接触的功能。并且，在通过回流将其他半导体封装的外部连接件填充到凹陷区域142的情况下，键合层190能够实现提供导电材料的功能，以使在凹陷区域142内不形成空隙，由所述导电材料完全填充。
[0156]键合层190可具有小于贯通布线120的平面面积。但是这只是例示，本发明的技术方案不限于此。例如，键合层190可具有与贯通布线120相同的平面面积或者大于贯通布线120的平面面积的情况也属于本发明的技术思想。
[0157]并且，形成键合层190的工艺是可选择事项，可根据情况进行省略。
[0158]参照图40，粘贴与再布线图案154电连接和/或物理连接的外侧连接部件160。外侧连接部件160可粘贴到露出的再布线图案154。由此，完成图26的半导体封装1100。
[0159]图41是表示多个图26的半导体封装1100层叠的封装体叠层2000的剖视图。关于本实施例的封装体叠层2000省略与上述实施例的半导体封装1100的说明重复的说明。
[0160]参照图41，封装体叠层2000上垂直层叠半导体封装1100AU100B。具体而言，上部半导体封装1100A位于下部半导体封装1100B上。并且，两个以上的半导体封装层叠而成的封装体叠层也属于本发明的技术方案。
[0161]上部半导体封装1100A的外侧连接部件160A可与下部半导体封装1100B的贯通布线120B电连接。并且，选择性地，外侧连接部件160A可与位于下部半导体封装1100B的凹陷区域142B内的键合层190B电连接和/或物理连接。外侧连接部件160A能够填充下部半导体封装1100B的模制件140B的凹陷区域142B内，由此外侧连接部件160A可通过模制件140B进行排序和/或固定。
[0162]上部半导体封装1100A的键合层190A可从上侧露出，并且可与另一半导体封装(未图示)的外侧连接部件电连接。
[0163]下部半导体封装1100B的外侧连接部件160B可与如外部基板(未图示)的外部装置电连接。
[0164]以下，对半导体封装1100AU100B的电连接关系进行说明。
[0165]下部半导体封装1100B的半导体芯片130B可通过再布线图案154B和外部连接件160B与外部装置(未图示)电连接。
[0166]上部半导体封装1100A的半导体芯片130A可通过再布线图案154A、外侧连接部件160A、贯通布线120B、再布线图案154B以及外侧连接部件160B与外部装置(未图示)电连接。作为替代方案，上部半导体封装1100A的半导体芯片130A可通过再布线图案154A和贯通布线120A与外部装置(未图示)电连接。
[0167]并且，上部半导体封装1100A的半导体芯片130A可通过再布线图案154A、外侧连接部件160A、贯通布线120B以及再布线图案154B与下部半导体封装1100B的半导体芯片130B电连接。
[0168]图42至图44是根据工艺步骤表示制造本发明的一个实施例的图26的半导体封装1100的制造方法的剖视图。
[0169]图42所示的步骤在实施参照图28说明的准备绝缘基板110的步骤之后实施。参照图42，去除绝缘基板110的部分区域来形成第一贯通部112。与图29所示的实施例的不同点为不形成第二贯通部114。
[0170]参照图43，向第一贯通部112填充导电材料质来形成贯通布线120。
[0171]参照图44，去除绝缘基板110的部分区域来形成第二贯通部114。接着，实施参照图31至图40说明的步骤，来制造图26的半导体封装1100。
[0172]参照图42至图45说明的实施例中，通过不同的工艺形成用于贯通布线120的第一贯通部112和用于插入半导体芯片130的第二贯通部114，由此防止形成贯通布线120时导电层蒸镀到第二贯通部114内，从而能够显现出减少工艺费用、减少污染以及增加工艺收率的效果。
[0173]图45至图47是表示本发明的一个实施例的半导体封装1200、1300、1400的剖视图。本实施例的半导体封装1200、1300、1400是改变上述实施例的半导体封装中的部分结构的半导体封装，因此省略重复说明。
[0174]参照图45，半导体封装1200包括贯通布线120、半导体芯片1230、模制件140、再布线图案层150以及外侧连接部件160。并且，半导体封装200还可选择性地包括键合层190。本实施例中，半导体芯片1230的高度Hl可与绝缘基板110的高度H2相同。由此，半导体芯片1230的高度Hl可与贯通布线120的高度相同。并且，半导体芯片1230的顶面可与绝缘基板110的顶面为同一平面。
[0175]参照图46，半导体封装1300包括贯通布线120、半导体芯片1330、模制件140、再布线图案层150以及外侧连接部件160。并且，半导体封装1300还可选择性地包括键合层190。本实施例中，半导体芯片1330的高度Hl可大于绝缘基板110的高度H2。由此，半导体芯片1330的高度Hl可大于贯通布线120的高度。并且，半导体芯片1330的顶面可高于绝缘基板110的顶面。即，半导体芯片1330的顶面比绝缘基板110的顶面更远离再布线图案层150而隔尚。
[0176]参照图47，半导体封装1400包括贯通布线120、半导体芯片1430、模制件140、再布线图案层150以及外侧连接部件160。并且，半导体封装1400还可选择性地包括键合层190。本实施例中，半导体芯片1430的高度Hl可大于绝缘基板110的高度H2。由此，半导体芯片1430的高度Hl可大于贯通布线120的高度。并且，半导体芯片1430的顶面可高于绝缘基板110的顶面。即，半导体芯片1430的顶面比绝缘基板110的顶面更远离再布线图案层150而隔离。并且，半导体芯片1430的顶面可从模制件140露出。并且，半导体芯片1430的顶面可与模制件140的顶面为同一平面。
[0177]图48是表示本发明的一个实施例的半导体封装1500的剖视图。本实施例的半导体封装1500是改变上述实施例的半导体封装中的部分结构的半导体封装，因此省略重复说明。
[0178]参照图48，半导体封装1500包括贯通布线120、第一半导体芯片1530a、第二半导体芯片1530b、模制件140、再布线图案层150以及外侧连接部件160。第一半导体芯片1530a和第二半导体芯片1530b与图1或图26的半导体芯片130类似地可与再布线图案层150电连接。第一半导体芯片1530a和第二半导体芯片1530b可具有相同大小或者不同大小。第一半导体芯片1530a和第二半导体芯片1530b可以为存储器芯片或逻辑芯片。并且，第一半导体芯片1530a和第二半导体芯片1530b可以为具有相同的功能的同种产品或者具有互不相同的功能的异种产品。例如，第一半导体芯片1530a可以为逻辑芯片，第二半导体芯片1530b可以为存储器芯片，也可以相反。半导体封装1500可以构成片上系统或者系统级封装。
[0179]图48中不出平面排列第一半导体芯片1530a和第二半导体芯片1530b的情况,但垂直层叠的情况也属于本发明的技术思想。并且，图48的半导体封装1500上组合图45至图47的半导体封装1200、1300、1400的技术特征的情况也属于本发明的技术思想。
[0180]工业实用性
[0181]与现有的安装半导体芯片之后形成通孔后进行填充来形成贯通布线的情况相t匕，本发明的技术思想的半导体封装预先在绝缘基板上形成通孔且通过填充形成贯通布线之后安装半导体芯片，因此能够减少制造工艺中对半导体芯片的损坏，能够提供精密且工艺缺陷低的贯通布线。
[0182]以上所说明的本发明的技术思想不限于前述的实施例和附图，本发明所属【技术领域】的技术人员能够明确，在不脱离本发明的技术思想的范围内可进行各种替换、变形和变更。
【权利要求】
1.一种半导体封装，其包括: 绝缘基板，其包括第一贯通部和第二贯通部； 贯通布线，填充所述第一贯通部，被设置成穿过所述绝缘基板； 半导体芯片，位于所述第二贯通部内，与所述贯通布线电连接； 模制件，对所述半导体芯片和所述绝缘基板进行模塑；以及 再布线图案层，位于所述绝缘基板的下侧，电连接所述贯通布线和所述半导体芯片。
2.根据权利要求1所述的半导体封装，其特征是，还包括: 上焊盘，位于所述绝缘基板的上表面，与所述贯通布线的上侧电连接； 下焊盘，位于所述绝缘基板的下表面，与所述贯通布线的下侧电连接， 所述半导体芯片的下表面以相对于所述下焊盘的下表面具有台阶差的方式凹陷。
3.根据权利要求2所述的半导体封装，其特征是，所述半导体芯片的下表面以相对于所述绝缘基板的下表面具有台阶差的方式凹陷。
4.根据权利要求2所述的半导体封装，其特征是，所述再布线图案层包括: 第一绝缘层，在所述绝缘基板和所述贯通布线上露出所述贯通布线和所述半导体芯片的半导体芯片焊盘； 再布线图案，位于所述第一绝缘层上，电连接所述贯通布线和所述半导体芯片焊盘；以及 第二绝缘层，位于所述再布线图案层上，露出所述再布线图案的部分区域， 其中，与所述半导体芯片接触的所述第一绝缘层的厚度大于与所述绝缘基板接触的所述第一绝缘层的厚度。
5.根据权利要求2所述的半导体封装，其特征是，还包括外部连接件，所述外部连接件位于所述再布线图案层的下侧，与所述再布线图案层电连接。
6.根据权利要求2所述的半导体封装，其特征是，还包括外部连接件，所述外部连接件位于所述上焊盘的上侧，与所述上焊盘电连接。
7.根据权利要求2所述的半导体封装，其特征是，所述上焊盘、所述下焊盘或者这些均具有大于所述贯通布线的宽度。
8.根据权利要求1所述的半导体封装，其特征是，所述半导体芯片的高度与所述绝缘基板的高度相同。
9.根据权利要求1所述的半导体封装，其特征是，所述半导体芯片的顶面位于与所述绝缘基板的顶面同一平面上。
10.根据权利要求1所述的半导体封装，其特征是，所述半导体芯片的顶面位于与所述模制件的顶面同一平面上。
11.根据权利要求1所述的半导体封装，其特征是，所述半导体芯片的顶面从所述模制件露出。
12.根据权利要求1所述的半导体封装，其特征是，所述模制件具有露出所述贯通布线的顶端的凹陷区域， 还包括位于所述模制件的所述凹陷区域内的所述贯通布线上的键合层。
13.根据权利要求12所述的半导体封装，其特征是，所述键合层包括导电材料。
14.根据权利要求12所述的半导体封装，其特征是，所述键合层的顶面以相对于所述模制件的顶面具有台阶差的方式凹陷。
15.根据权利要求12所述的半导体封装，其特征是，所述键合层具有小于所述贯通布线的平面面积。
16.一种半导体封装的制造方法，其包括: 准备半导体芯片和绝缘基板的步骤； 在所述绝缘基板内的第一贯通部上形成贯通布线的步骤； 在所述绝缘基板内的第二贯通部上配置所述半导体芯片的步骤； 形成覆盖所述绝缘基板和所述半导体芯片的模制件的步骤；以及 形成电连接所述贯通布线和所述半导体芯片的再布线图案层的步骤。
17.根据权利要求16所述的半导体封装的制造方法，其特征是，还包括: 在实施准备所述半导体芯片和绝缘基板的步骤之后，还包括在所述半导体芯片的下表面上形成保护层的步骤， 在实施形成覆盖所述绝缘基板和所述半导体芯片的模制件的步骤之后，还包括从所述半导体芯片去除所述保护层的步骤， 所述半导体芯片的下表面以相对于所述绝缘基板的下表面具有台阶差的方式凹陷。
18.根据权利要求16所述的半导体封装的制造方法，其特征是，还包括: 在实施形成所述再布线图案层的步骤之后，去除所述模制件的部分区域，形成露出所述贯通布线的凹陷区域的步骤；以及 在所述凹陷区域内形成与所述贯通布线电连接的键合层的步骤。
19.一种封装体叠层，包括下部半导体封装和上部半导体封装， 所述下部半导体封装包括:下部绝缘基板，其包括第一贯通部和第二贯通部；下部贯通布线，填充所述第一贯通部，被设置成穿过所述下部绝缘基板；第一焊盘，位于所述下部绝缘基板的上表面，与所述下部贯通布线的上侧电连接；第二焊盘，位于所述下部绝缘基板的下表面，与所述下部贯通布线的下侧电连接；下部半导体芯片，位于所述第二贯通部内，与所述下部贯通布线电连接；下部模制件，对所述下部半导体芯片和所述下部绝缘基板进行模塑；以及下部再布线图案层，位于所述下部绝缘基板的下侧，电连接所述下部贯通布线和所述下部半导体芯片，其中，所述半导体芯片的下表面以相对于所述下焊盘的下表面具有台阶差的方式凹陷， 所述上部半导体封装包括:上部绝缘基板，其包括第三贯通部和第四贯通部；上部贯通布线，填充所述第三贯通部，被设置成穿过所述上部绝缘基板；第三焊盘，位于所述上部绝缘基板的上表面，与所述上部贯通布线的上侧电连接；第四焊盘，位于所述上部绝缘基板的下表面，与所述上部贯通布线的下侧电连接；上部半导体芯片，位于所述第四贯通部内，与所述上部贯通布线电连接；上部模制件，对所述上部半导体芯片和所述上部绝缘基板进行模塑；以及上部再布线图案层，位于所述上部绝缘基板的下侧，电连接所述上部贯通布线和所述上部半导体芯片，其中，所述上部半导体芯片的下表面以相对于所述下焊盘的下表面具有台阶差的方式凹陷， 所述上部半导体封装位于所述下部半导体封装的上侧， 所述上部半导体封装的所述上部外部连接件与所述下部半导体封装的所述下部贯通布线电连接。
20.一种封装体叠层，包括下部半导体封装和上部半导体封装， 所述下部半导体封装包括:下部绝缘基板，其包括第一贯通部和第二贯通部；下部贯通布线，填充所述第一贯通部，被设置成穿过所述下部绝缘基板；下部半导体芯片，位于所述第二贯通部内，与所述下部贯通布线电连接；下部模制件，对所述下部半导体芯片和所述下部绝缘基板进行模塑具有露出所述下部贯通布线的顶端的下部凹陷区域；下部再布线图案层，位于所述下部绝缘基板的下侧，电连接所述下部贯通布线和所述下部半导体芯片；以及下部外部连接件，与所述下部再布线图案层电连接， 所述上部半导体封装包括:上部绝缘基板，其包括第三贯通部和第四贯通部；上部贯通布线，填充所述第三贯通部，被设置成穿过所述上部绝缘基板；上部半导体芯片，位于所述第四贯通部内，与所述上部贯通布线电连接；上部模制件，对所述上部半导体芯片和所述上部绝缘基板进行模塑；上部再布线图案层，位于所述上部绝缘基板的下侧，电连接所述上部贯通布线和所述上部半导体芯片；以及上部外部连接件，与所述上部再布线图案层电连接， 所述上部半导体封装位于所述下部半导体封装的上侧， 所述上部半导体封装的所述上部外部连接件与所述下部半导体封装的所述下部贯通布线电连接。
【文档编号】H01L23/538GK104364902SQ201380026487
【公开日】2015年2月18日 申请日期:2013年5月9日 优先权日:2012年5月25日
【发明者】权容台, 朴卿焄 申请人:Nepes 株式会社