集成电路的制作方法

本发明涉及一种基本电子电路，且特别涉及一种集成电路。

背景技术：

在集成电路中，耦合现象常发生于其内的电感与线路，诸如发生于电感与电感之间、线路与线路之间以及电感与线路之间。尤其在高频领域中(如5GHz-10GHz)，或是10GHz以上，其耦合现象更加明显，严重影响集成电路的效能。

以耦合现象发生于电感与电感之间为例，由于集成电路的工艺的发展方向渐趋微型化，致使集成电路内的电感与电感之间的距离越来越近，从而导致电感与电感之间的耦合现象愈加显著。

技术实现要素：

为解决上述问题，本发明的一技术方面涉及一种集成电路，此集成电路包含第一电感、第二电感及阻挡器。第一电感位于一金属层，第二电感位于上述金属层，而阻挡器配置于上述金属层上，并位于第一电感与第二电感之间，用以阻挡第一电感与第二电感之间的耦合。

本发明的另一技术方面涉及一种集成电路，此集成电路包含第一电感、第二电感及电流环。第一电感位于一金属层，第二电感位于上述金属层，而电流环配置于上述金属层上，并位于第一电感与第二电感之间，且电流环位于一平面，此平面约垂直于上述金属层。

因此，根据本发明的技术内容，本发明实施例藉由提供一种集成电路，藉以改善电感与电感之间的耦合现象，而提升集成电路的效能。

在参阅下文实施方式后，本发明所属技术领域普通技术人员当可轻易了解本发明的基本精神及其它发明目的，以及本发明所采用的其它技术手段与实施方面。

附图说明

为让本发明的上述和其它目的、特征、优点与实施例能更明显易懂，所附图式的说明如下：

图1是依照本发明一实施例绘示一种集成电路的示意图。

图2是依照本发明一实施例绘示一种集成电路的示意图。

图3是依照本发明一实施例绘示一种集成电路的示意图。

图4是依照本发明一实施例绘示一种如图3的集成电路的围栏示意图。

图5是依照本发明一实施例绘示一种集成电路的实验数据图。

图6是依照本发明一实施例绘示一种集成电路的实验数据图。

图7是依照本发明一实施例绘示一种集成电路的实验数据图。

根据惯常的作业方式，图中各种特征与组件并未依比例绘制，其绘制方式是为了以最佳的方式呈现与本发明相关的具体特征与组件。此外，在不同图式间，以相同或相似的组件符号来指称相似的组件/部件。

具体实施方式

为了使本发明的叙述更加详尽与完备，下文针对了本发明的实施方面与具体实施例提出了说明性的描述；但这并非实施或运用本发明具体实施例的唯一形式。实施方式中涵盖了多个具体实施例的特征以及用以建构与操作这些具体实施例的方法步骤与其顺序。然而，亦可利用其它具体实施例来达成相同或均等的功能与步骤顺序。

除非本说明书另有定义，此处所用的科学与技术词汇的含义与本发明所属技术领域中具有通常知识者所理解与惯用的意义相同。此外，在不和上下文冲突的情形下，本说明书所用的单数名词涵盖该名词的复数型；而所用的复数名词时亦涵盖该名词的单数型。

另外，关于本文中所使用的「耦接」，可指二或多个组件相互直接作实体或电性接触，或是相互间接作实体或电性接触，亦可指二或多个组件相互操作或动作。

图1是依照本发明一实施例绘示一种集成电路的示意图。如图所示，集成电路100包含电感110及电感120。上述电感110及电感120皆位于金属层500。于集成电路100运作时，电感110与电感120之间会于Z轴上产生耦合600，从而影响集成电路100的效能。

图2是依照本发明另一实施例绘示一种集成电路的示意图。相较于图1所示的集成电路100，图2绘制的集成电路100A更包含阻挡器130，此阻挡器130配置于金属层500上，并位于电感110与电感120之间，用以阻挡电感110与电感120之间的耦合。举例而言，阻挡器130可用以阻挡图1所示的电感110与电感120之间的耦合600。

在一实施例中，阻挡器130可为电流环。如图2所示，电流环130位于一平面，如YZ平面，此平面约垂直于金属层500。藉由上述结构配置方式，于集成电路100A运作时，电感110与电感120之间于Z轴上产生的耦合，将被电流环130所阻挡，而能改善耦合对集成电路100A的效 能的影响。这是由于电流环130为一封闭回路，因此，电感110、120上产生的磁场通过电流环130时，会于电流环130上生成感应磁场以反抗电感110、120生成的磁场，从而改善电感110与电感120之间的耦合现象，以提升集成电路100A的效能。

在另一实施例中，电流环130可视实际需求而接地或浮接(floating)。在又一实施例中，电流环130可为多边形电流环。此多边形电流环130的高度H由金属层500向上延伸至多边形电流环130的顶端139，高度H约为50微米(um)至200微米(um)。于再一实施例中，上述高度H约为80微米(um)至135微米(um)。

于任选的一实施例中，多边形电流环130的直径约为15微米(um)至35微米(um)。在又一实施例中，多边形电流环130的直径约为18微米(um)至25微米(um)。

再次参阅图2，电流环130包含垫片132、导线134及垫片136。于结构上，垫片132耦接于垫片136，举例而言，垫片132可透过连接线138以耦接至垫片136。此外，导线134包含第一端131及第二端133，第一端131耦接于垫片132，而第二端133耦接于垫片136。

在一实施例中，导线134的高度H由垫片136向上延伸至导线134的顶端139，高度H约为50微米(um)至200微米(um)。于再一实施例中，上述高度H约为80微米(um)至135微米(um)。

在另一实施例中，垫片132至垫片136的距离D约为71微米(um)至171微米(um)。在又一实施例中，导线134的第一端131与垫片132耦接于第一点，导线134的第二端133与垫片136耦接于第二点，上述第一点与第二点的距离约为71微米(um)至171微米(um)。

在任选的一实施例中，导线134的直径约为15微米(um)至35微米(um)。在又一实施例中，导线134的直径约为18微米(um)至25微米(um)。

图3是依照本发明再一实施例绘示一种集成电路的示意图。相较于图2所示的集成电路100A，图3绘制的集成电路100B更包含围栏140。此围栏140配置于金属层500下方，并位于110电感与电感120之间。如此一来，于集成电路100B运作时，电感110与电感120之间产生的耦合，除可被电流环130阻挡之外，更可被围栏140阻挡，而能进一步改善耦合对集成电路100B的效能的影响。

在一些实施例中，围栏140亦称做垂直图案式接地防护层(vertical patterned ground shielding,vertical PGS)。

图4是依照本发明又一实施例绘示一种如图3所示的集成电路的围栏示意图。在本实施例中，绘示图3的围栏140的其余实现方式，如图所示，围栏140包含支柱141及多个条状部142～146。这些条状部142～146的每一者分别耦接于支柱141，举例而言，条状部142的中央部分耦接于支柱141，此外，条状部143的中央部分耦接于支柱141，并与条状部142间隔一定距离。条状部144～146的配置方式类似于条状部142～143的配置方式，于此不作赘述。在另一实施例中，支柱141配置于第一方向上(如配置于Z轴方向上)，上述条状部142～146配置于第二方向上(如配置于Y轴方向上)，且第一方向约垂直于第二方向。如图4所示，围栏140的支柱141与条状部142～146形成鱼骨状结构，此鱼骨状结构有利于干扰电感110与电感120之间产生的耦合，而能进一步改善耦合对集成电路100B的效能的影响。

图5是依照本发明一实施例绘示一种集成电路的实验数据图。此实验数据图在于说明于不同频率下，集成电路的电感间的传输损耗(Insertion loss)。如图所示，曲线m1为集成电路未采用阻挡器(如：电流环)的实验数据。曲线m2～m4为本发明实施例的集成电路采用阻挡器的验证数据， 详细而言，曲线m2为集成电路采用高度为80微米(um)的阻挡器的验证数据，曲线m3为集成电路采用高度为200微米(um)的阻挡器的验证数据，曲线m4为集成电路采用高度为135微米(um)的阻挡器的验证数据。由图5的实验数据可知，曲线m2～m4的耦合值较曲线m1的耦合值低，最高可降低3.5dB，因此，得以证明本发明实施例的集成电路确实可降低电感间的耦合值，而能改善耦合对集成电路的效能的影响。然本发明不以上述实施例所举的数值为限，习其技艺者可依照实际需求调整上述数值以达到最佳的效能。

图6是依照本发明另一实施例绘示一种集成电路的实验数据图。此实验数据图在于说明于不同频率下，集成电路的电感间的传输损耗。如图所示，曲线m5～m6为本发明实施例的集成电路采用阻挡器(如：电流环)的验证数据，详细而言，曲线m5为集成电路采用导线两端相距71微米(um)的阻挡器的验证数据，曲线m6为集成电路采用导线两端相距171微米(um)的阻挡器的验证数据。由图6的实验数据可知，曲线m5～m6的耦合值较曲线m1的耦合值低，因此，得以证明本发明实施例的集成电路确实可降低电感间的耦合值，而能改善耦合对集成电路的效能的影响。然本发明不以上述实施例所举的数值为限，技术人员可依照实际需求调整上述数值以达到最佳的效能。

图7是依照本发明再一实施例绘示一种集成电路的实验数据图。此实验数据图在于说明于不同频率下，集成电路的电感间的传输损耗。如图所示，曲线m7～m9为本发明实施例的集成电路采用阻挡器(如：电流环)的验证数据，详细而言，曲线m7为集成电路采用直径为18微米(um)的阻挡器的验证数据，曲线m8为集成电路采用直径为25微米(um)的阻挡器的验证数据，曲线m9为集成电路采用直径为35微米(um)的阻挡器的验证数据。由图7的实验数据可知，曲线m7～m9的耦合值较曲线m1的耦合值低，因此，得以证明本发明实施例的集成电路确实可降低电感间的耦合值，而 能改善耦合对集成电路的效能的影响。然本发明不以上述实施例所举的数值为限，习其技艺者可依照实际需求调整上述数值以达到最佳的效能。

由上述本发明实施方式可知，应用本发明具有下列优点。本发明实施例藉由提供一种集成电路，藉以改善电感与电感之间的耦合现象，而提升集成电路的效能。

虽然上文实施方式中揭露了本发明的具体实施例，然其并非用以限定本发明，本发明所属技术领域普通技术人员，在不背离本发明的原理与精神的情形下，当可对其进行各种更动与修饰，因此本发明的保护范围当以所附权利要求所界定的为准。

符号说明

100：集成电路

100A～100B：集成电路

110、120：电感

130：电流环

131：第一端

132、136：垫片

133：第二端

134：导线

138：连接线

139：顶端

140：围栏

141：支柱

142～146：条状部

500：金属层

600：耦合