半导体元件及其制造方法与流程

本发明及其所例示的实施例是有关于一种半导体元件(semiconductor device)，且特别是有关于一种包括具有掺杂区(impurity region)分支的齐纳二极管(Zener diode)的半导体元件。

背景技术：

一般而言，当齐纳二极管应用在电路上时，是利用逆向偏压(reverse bias)来进行操作。当施加于齐纳二极管的逆向偏压超过一定值时，流经二极管的电流将会因为电子隧穿效应(electron tunneling effect)而迅速提升。此一逆向偏压指称作齐纳击穿电压(Zener breakdown voltage)。在齐纳二极管中，顺向(forward)的电流与传统的二极管类似。

齐纳二极管的基本架构包括了p-n结(p-n junction)。齐纳击穿电压可通过选择适当的掺杂材料及浓度来调控。传统的齐纳二极管包括了长方形的掺杂区域。图1A绘示n型基极的传统齐纳二极管100。图1B绘示沿着图1A所绘示的线段AA’的剖面图。齐纳二极管100形成于半导体基板104的n型阱区(n-type well region，N-Well或NW)102中，并包括p型重掺杂区(p^＋)106、至少一个n型重掺杂区(n⁺)108、以及至少一个n型基极区(n-type base region，NBASE)110。齐纳二极管100的阳极112耦接于p型重掺杂区106，至少一阴极114耦接于n型重掺杂区108。

图2A绘示p型基极的传统齐纳二极管200。图2B绘示沿着图2A所绘示的线段AA’的剖面图。齐纳二极管200形成于半导体基板204的p型阱区(p-type well region，P-Well或PW)202中，并包括n型重掺杂区206、至少一个p型重掺杂区208、以及至少一个p型基极区(p-type base region，PBASE)210。齐纳二极管200的阳极212耦接于n型重掺杂区206，至少一阴极214耦接于p型重掺杂区208。

如图1A、图1B、图2A及图2B所示，传统的齐纳二极管具有掺杂区，例如长方形的p型重掺杂区106、n型重掺杂区108、n型重掺杂区206、p 型重掺杂区208。然而，为了达到更高性能的目的，以及避免由于传统齐纳二极管开关速度(switching speed)缓慢的特性所导致的电路故障(circuit failure)，齐纳二极管的开关速度需要提升。

技术实现要素：

根据本发明的第一面向，提出一种半导体元件。此半导体元件包括基板、具有第一导电型且位于基板中的阱区、具有第二导电型且具有多个分支设置于阱区中的第一掺杂区、具有第一导电型且具有多个分支的第二掺杂区、以及具有第一导电型且设置于阱区中的第三掺杂区。第二导电型相反于第一导电型。第一掺杂区的一部分重叠于第三掺杂区的一部分。第二掺杂区的分支设置于第三掺杂区中，且第三掺杂区的一部分设置于第一掺杂区及第二掺杂区之间。

根据本发明的第二面向，提出一种半导体元件。此半导体元件包括基板、具有第一导电型且位于基板中的阱区、具有第二导电型的第一掺杂区、具有第一导电型的第二掺杂区、以及具有第一导电型且设置于阱区中的第三掺杂区。第一掺杂区具有在第一方向上延伸的第一分支，及在第二方向上延伸并连接于第一分支的多个第二分支。第二掺杂区具有实质上在第一方向上延伸的第三分支，及实质上在第二方向上延伸并连接于第三分支的多个第四分支。第二导电型相反于第一导电型。第一掺杂区的一部分重叠于第三掺杂区的一部分，且第三掺杂区的一部分设置于第一掺杂区及第二掺杂区之间。

根据本发明的第三面向，提出一种半导体元件的制造方法。此制造方法包括于基板中形成具有第一导电型的阱区、于阱区中形成具有第一导电型的第三掺杂区、于阱区中形成具有第二导电型且具有多个分支的第一掺杂区，于第三掺杂区中形成具有第一导电型且具有多个分支的第二掺杂区。第二导电型相反于第一导电型。第一掺杂区的一部分形成为重叠于第三掺杂区的一部分。第三掺杂区的一部分设置于第一掺杂区及第二掺杂区之间。

为了对本发明的上述及其他方面有更好的了解，下文特举优选实施例，并配合所附附图，作详细说明如下。

附图说明

此处对所附的绘示本发明示例性实施例的附图说明如下：

图1A绘示传统齐纳二极管的平面图。

图1B绘示沿着图1A中的线段AA’的剖面图。

图2A绘示传统齐纳二极管的平面图。

图2B绘示沿着图2A中的线段AA’的剖面图。

图3A绘示本发明一些实施例的示例性半导体元件的平面图。

图3B绘示沿着图3A中的线段AA’的剖面图。

图3C绘示本发明一些实施例的示例性半导体元件的平面图。

图4A绘示传统齐纳二极管的测量结果的电流-电压曲线(current-voltage curve)。

图4B绘示本发明一些实施例的示例性半导体元件的测量结果的电流-电压曲线。

图5A绘示传统齐纳二极管的测量结果的电流-电压曲线。

图5B绘示本发明一些实施例的示例性半导体元件的测量结果的电流-电压曲线。

第6A至6C图绘示本发明一些实施例的示例性齐纳二极管的平面图。

图7绘示本发明一些实施例的示例性半导体元件的剖面图。

图8绘示本发明一些实施例的示例性半导体元件制造方法的流程图。

【符号说明】

100、200、301、600、610、620：齐纳二极管

102、202、302、702：阱区

104、204、304、704：半导体基板

106、208：p型重掺杂区

108、206：n型重掺杂区

110、210、310、606、616、626、710：基极区

112、214：阳极

114、212：阴极

300、700：半导体元件

306、602、612、622、706：第一掺杂区

306a、602a：第一分支

306b、602b：第二分支

308、614、624、708：第二掺杂区

308a、602c：第三分支

308b、604a：第四分支

312、712：第一电极

314、714：第二电极

402、404、502、504：曲线

402a、404a、502a、504a：齐纳击穿区域

604b：第五分支

604c：第六分支

612a、612b、614a、614b、624a、624b：分支

716：介电层

718：场氧化物

800：方法

802、804、806、808、810、812、814：步骤

A-A’：线段

Ron：电阻

具体实施方式

于下文中，本发明的各实施例将参照所附附图进行说明。本发明的各个附图之中，尽可能使用相同的符号，来表示相同或相似的部分。

图3A绘示半导体元件300的平面图，其包括本发明一些实施例的齐纳二极管301。图3B绘示沿着图3A中的线段AA’的剖面图。请参照图3A及图3B，齐纳二极管301形成于第一导电型的阱区302中，阱区302通过以第一导电型掺杂物掺杂半导体基板304来形成。齐纳二极管301包括由第二导电型掺杂物掺杂的第一掺杂区306、至少一个由第一导电型掺杂物掺杂的第二掺杂区308、以及至少一个由第一导电型掺杂物掺杂的基极区310(第三掺杂区)。第一导电型相反于第二导电型。举例而言，半导体基板304可为p型硅或是n型硅的基板。于一些实施例中，第二掺杂区308设置于基极区310中，其深度较基极区310为浅。第一掺杂区设置于阱区302中，其深度较基极区310为浅。第一掺杂区306的一部分与基极区310 重叠。齐纳二极管301的第一电极312耦接于第一掺杂区306，至少一第二电极314耦接于第二掺杂区308。于本发明的示例性实施例中，图3B绘示了二个第二掺杂区308嵌入于二个基极区310之中，各基极区310与第一掺杂区306部分重叠。

图3C绘示了齐纳二极管301的一部分，为了清楚说明，因此未绘示基极区310。请参照图3C，第一掺杂区306包括在第一方向上延伸的第一分支306a，第一方向例如是x轴方向，以及在与第一方向不同的第二方向上从第一分支306a延伸的第二分支306b(此处绘示了四个第二分支306b)，第二方向例如是y轴方向。第二掺杂区308包括在第三方向上延伸的第三分支308a，第三方向例如是实质上为x轴方向，以及在与第三方向不同的第四方向上从第三分支308a延伸的第四分支308b(此处绘示了三个第四分支308b)，第四方向例如是实质上为y轴方向。第一掺杂区306的第二分支306b及第二掺杂区308的第四分支308b设置为相互交替(interlace with each other)。第一掺杂区306及第二掺杂区308之间以基极区310分隔。虽然图3C中绘示了特定数量的分支，然而分支的数量并不限制于此，而可较此处绘示的数量来得更多或更少。于此处绘示的实施例中，x轴方向及y轴方向为相互正交(orthogonal)。

请继续参照图3C，第一掺杂区306具有梳子形状或叉子形状，具有第二分支306b沿着y轴方向指向第二掺杂区308的第三分支308a。第二掺杂区308也具有梳子形状或叉子形状，具有第四分支308b沿着y轴方向指向第一掺杂区306的第一分支306a。第一掺杂区306的各第二分支306b的自由端(free end)设置为邻接第二掺杂区308的第三分支308a。第二掺杂区308的各第四分支308b的自由端设置为邻接第一掺杂区306的第一分支306a。如图3C所示，至少一个第二分支306b设置于一对第四分支308b之间，并至少一个第四分支308b设置于一对第二分支306b之间。相比于传统的齐纳二极管中具有相同面积者，图3A及图3C所示的掺杂区布局增加了结区(junction area)，例如是第一掺杂区306及基极区310的介面增加了大约90％，提升了齐纳击穿时的电流。

于一些实施例中，第一导电型为n型而第二导电型为p型，或反之。举例而言，于一个n型基极齐纳二极管中，阱区302可为n型；第一掺杂 区306可为具有掺杂浓度(doping concentration)介于每立方厘米10¹⁸至10²⁰个原子的p型重掺杂区；第二掺杂区308可为具有掺杂浓度介于每立方厘米10¹⁸至10²⁰个原子的n型重掺杂区；基极区310可为具有掺杂浓度介于每立方厘米10¹⁶至10¹⁹个原子的n型区；并使得第二掺杂区308的掺杂浓度相比于基极区310的掺杂浓度来得高。基极区310的掺杂浓度取决于所需要的齐纳击穿电压。具体而言，基极区310(第三掺杂区)及第一掺杂区306的掺杂浓度，是达到所需要的齐纳击穿电压的调控参数。第二掺杂区308的掺杂浓度大于阱区302的掺杂浓度。于一个p型基极齐纳二极管中，阱区302可为p型；第一掺杂区306可为具有掺杂浓度(doping concentration)介于每立方厘米10¹⁸至10²⁰个原子的n型重掺杂区；第二掺杂区308可为具有掺杂浓度介于每立方厘米10¹⁸至10²⁰个原子的p型重掺杂区；基极区310可为具有掺杂浓度介于每立方厘米10¹⁶至10¹⁹个原子的p型区。于一些实施例中，n型掺杂物可为磷或砷，而p型掺杂物可为硼。

图4A及图4B绘示在实际的元件上测量的示例性电流-电压(current-voltage，I-V)特性图。其中曲线402及404各自代表传统齐纳二极管以及本发明一些实施例的n型基极齐纳二极管。于图4A及图4B中，横坐标代表电压而纵坐标代表电流。在逆向偏压下的齐纳击穿之后，电流-电压曲线402及404各自包括齐纳击穿区域402a及404a。曲线402及404的齐纳击穿区域402a及404a具有与二极管的电阻Ron成反比的斜率。如图4A及图4B所示，传统齐纳二极管的电阻Ron为18.7欧姆(Ω)，而本发明一些实施例的齐纳二极管的电阻为15.6欧姆。较小的电阻，代表了本发明一些实施例的齐纳二极管，相比于传统的齐纳二极管，具有较快速的开关速度。

图5A及图5B绘示在实际的元件上测量的示例性电流-电压特性图。其中曲线502及504各自代表传统齐纳二极管以及本发明一些实施例的p型基极齐纳二极管。于图5A及图5B中，横坐标代表电压而纵坐标代表电流。在逆向偏压下的齐纳击穿之后，电流-电压曲线502及504各自包括齐纳击穿区域502a及504a。当齐纳击穿区域504a的斜率仍可维持之时，齐纳击穿区域502a中无法得出曲线502a的斜率，因为齐纳击穿区域502a 仅可由二次方程式(quadratic equation)来近似，这代表了其开关速度较慢。在图5B中，齐纳二极管的电阻Ron为23.1欧姆。

虽然图3C中所绘示的第一分支306a、第二分支306b、第三分支308a、第四分支308b为长方形，然而于本发明中并不做此限制。这些分支的形状可为圆形、三角形、多边形等等。举例而言，图6A绘示了齐纳二极管600的一部分，包括在x轴方向上延伸的第一分支602a、在y轴方向上从第一分支602a延伸的第二分支602b，以及在x轴方向上从第二分支602b延伸的第三分支602c。第一分支602a、第二分支602b、第三分支602c均为第一掺杂区602的一部分。齐纳二极管600还包括在x轴方向上延伸的第四分支604a、在y轴方向上从第四分支604a延伸的第五分支604b，以及在x轴方向上从第五分支604b延伸的第六分支604c。第四分支604a、第五分支604b、第六分支604c均为第二掺杂区的一部分。第一掺杂区602的第一分支602a、第二分支602b、第三分支602c以及第二掺杂区的第四分支604a、第五分支604b、第六分支604c以基极区606(第三掺杂区)分开。第一掺杂区602的第一分支602a、第二分支602b、第三分支602c以及第二掺杂区的第四分支604a、第五分支604b、第六分支604c相互交替，以提高第一掺杂区及第二掺杂区之间的电流。

图6B绘示了本发明一些实施例的齐纳二极管610的一部分。齐纳二极管610包括具有分支612a及612b的第一掺杂区612，以及具有分支614a及614b的第二掺杂区614。分支614b具有圆形的尾端部分(end portion)。第一掺杂区612的分支612a及612b，以及第二掺杂区614的分支614a及614b，以基极区616(第三掺杂区)分开。

图6C绘示了本发明一些实施例的齐纳二极管620的一部分。齐纳二极管620包括第一掺杂区622，以及具有分支624a及624b的第二掺杂区624。分支624b具有箭头形的尾端部分。第一掺杂区622，以及第二掺杂区624的分支624a及624b，以基极区626(第三掺杂区)分开。

齐纳二极管600、610及620中的第一掺杂区、第二掺杂区及第三掺杂区各自的掺杂浓度范围，分别与前述齐纳二极管301的第一掺杂区、第二掺杂区及第三掺杂区相同，并使得第二掺杂区的掺杂浓度相比于第三掺杂区的掺杂浓度来得高。

图7绘示了示例性半导体元件700，其具有本发明的一些实施例的齐纳二极管701。齐纳二极管701形成在半导体基板704中具有第一导电型掺杂物的第一导电型阱区702上，包括具有第二导电型掺杂物的第一掺杂区706、至少一个具有第一导电型掺杂物的第二掺杂区708、以及至少一个具有第一导电型掺杂物的基极区710(第三掺杂区)。第一导电型相反于第二导电型。第二掺杂区708设置于基极区710中，其深度较基极区710为浅。第一掺杂区设置于阱区702中，其深度较基极区710为浅。第一掺杂区706的一部分与基极区710重叠。齐纳二极管701的第一电极712穿过介电层716耦接于第一掺杂区706，至少一第二电极714穿过介电层716耦接于第二掺杂区708。介电层716可为氧化物、氮化物或其组合。半导体元件700可还包括设置于基极区710的周围的场氧化物(field oxide)718。于一些实施例中，场氧化物718可替换为浅沟槽绝缘区(shallow trench isolation)或是其他适合的介电结构。

图8绘示了形成例如半导体元件300(图3A至图3C)及半导体元件700(图7)的半导体元件的示例性方法800，包括本发明的多个实施例中的齐纳二极管。请参照图3A～图3C、图7及图8，于步骤802中，于半导体基板中形成第一导电型的阱区，例如是阱区302或阱区702。阱区可由离子注入(ion implantation)来形成。于步骤804中，于基板中形成绝缘区，例如场氧化物718。于步骤806中，于阱区中邻接于绝缘区处形成第一导电型的基极区(第三掺杂区)，例如是基极区310或基极区710。于步骤808中，于阱区中形成第二导电型的第一掺杂区，例如是第一掺杂区306或第一掺杂区706，并具有多个分支。第一掺杂区的分支形成为与基极区部分重叠。于步骤810中，于基极区中形成第一导电型的第二掺杂区，例如是第二掺杂区308或第二掺杂区708，并具有多个分支。第二掺杂区的分支，形成为如图3C、图6A、图6B及图6C所示的，与第一掺杂区的分支分隔并相互交替。第一掺杂区的至少一个分支形成为插入两个第二掺杂区的分支之间，并且第二掺杂区的至少一个分支形成为插入两个第一掺杂区的分支之间。基极区、第一掺杂区及第二掺杂区可通过离子注入来形成。

请继续参照图7及图8，于一些实施例中，方法800更可包括步骤812及步骤814。于步骤812中，于基板之上形成介电层，例如是介电层716。 于步骤814中，形成电极，例如是电极712及电极714，穿过介电层中的通孔(through hole)耦接各第一掺杂区及各第二掺杂区。

于一些实施例中，图8中的一个或多个步骤可以省略或者是修改其顺序。

本发明的齐纳二极管可用于电压调节器(voltage regulator)、电压移位器(voltage shifter)或波形限幅器(waveform clipper)、瞬时电压抑制器(transient voltage suppressor)，或其他任何采用齐纳二极管的电路之中。

综上所述，虽然本发明已以优选实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作各种的更改与修饰。因此，本发明的保护范围当视权利要求所界定者为准。