制造占地面积减少的高压晶体管的方法和对应集成电路与流程

本申请要求2015年7月8日提交的法国专利申请No.1556470的优先权，其公开内容通过引用并入。

技术领域

本发明的实施方式和实施例涉及集成电路，并且更具体地涉及能够保持漏极和栅极之间的例如15伏量级的高电压的金属氧化物半导体(MOS)晶体管的制造。

这样的晶体管可以例如在电可擦除可编程类型的非易失性存储器(EEPROM)中使用。

背景技术：

通常，高压MOS晶体管是具有延伸漏极的平面结构(MOS“漂移”)，以便呈现高的击穿电压。

例如，具有延伸漏极的MOS晶体管通常包括在MOS晶体管的栅极区和正常漏极区之间的具有较低掺杂剂密度的称为“漂移区”的附加漏极区，以便避免在MOS晶体管的栅极和漏极之间应用高电压时的过高电场。

然而，由于具有延伸漏极的MOS晶体管的栅极介电层通常是均匀且薄的，因此位于漏极附近的这一介电层的端部总是冒着因施加高电压时的电场拥挤现象而被击穿的风险。

而且，具有平面延伸漏极的MOS晶体管还在表面占地面积方面是昂贵的。

技术实现要素：

因此，根据一个实施方式和实施例，提出了在提供等于或大于常规平面晶体管的电性能水平的电性能水平的同时减少高压MOS晶体管的硅印记(imprint)。

根据一个方面，提出了包括基板和至少一个MOS晶体管的集成电路，至少一个MOS晶体管包括：栅极区，被掩埋在基板的沟槽中，出现在基板的顶面上，并且由覆盖沟槽的内壁的介电区围绕；源极区和漏极区，分别位于所述顶面附近在沟槽的两侧的基板中；所述介电区具有上介电区域和下介电区域，上介电区域至少部分地位于栅极区的上部与源极区和漏极区之间，下介电区域比上介电区域更薄，并且位于栅极区的下部和基板之间。

这样的具有非均匀栅极介电尺寸的掩埋栅极的MOS晶体管使得可能不仅通过使用沟道区和栅极区之间的相对薄的下介电区域而保持MOS晶体管的电性能水平，而且通过使用漏极区和栅极区之间的较厚的上介电区域而减少击穿风险。

此外，这样的高压晶体管不需要绝缘间隔部。

通过指示的方式，上介电区域的最大厚度可以具有20nm的量级，并且大于具有平面结构的高压MOS晶体管的栅极介电层的15nm的平均厚度。

有利地，具有掩埋栅极的MOS晶体管的栅极区的竖直结构还使得可能将晶体管的硅印记减少例如高达30％，并且这一结构可适用于两种类型(N和P)的MOS晶体管。

根据一个可能变体，栅极区包括在栅极区的下部和上部之间的栅极收进区域。

根据另一可能变体，介电区包括在下介电区域和上介电区域之间的介电收进区域。

根据另一方面，提出了用于制造MOS晶体管的方法，该方法包括：形成掩埋在基板的沟槽中、出现在基板的顶面上的栅极区；形成分别位于所述顶面附近在沟槽的两侧的基板中的源极区和漏极区；形成覆盖沟槽的内壁的介电区，介电区围绕栅极区，并且具有上介电区 域和下介电区域，上介电区域至少部分地位于栅极区的上部与源极区和漏极区之间，下介电区域比上介电区域更薄，并且位于栅极区的下部和基板之间。

这样的与CMOS制造流程完全兼容的制造方法有利地使得可能减少所使用的掩模的数目。

根据一个可能变体，形成栅极区包括形成在栅极区的下部和上部之间的栅极收进区域。

根据可适用于这一变体的实施方式，形成介电区和栅极区包括：形成覆盖沟槽的内壁的第一介电层；形成覆盖第一介电层并且填充沟槽的牺牲栅极区；部分地去除牺牲栅极区，以便获得由下介电区域围绕的栅极区的下部；形成覆盖第一介电层和栅极区的下部的第二介电层；去除覆盖栅极区的下部的第二介电层的部分以便获得上介电区域；以及形成包括通过栅极收进区域与下部分开的上部并且由上介电区域和下介电区域围绕的栅极区。

根据另一可能变体，形成介电区包括在下介电区域和上介电区域之间的介电收进区域。

根据可适用于这一其它变体的实施方式，形成介电区和栅极区可以包括：部分地刻蚀隔离沟槽，从而留下第一介电层仍然在其侧向壁上，并且部分地刻蚀底层基板以便获得所述沟槽；在第一介电层上并且在沟槽的下部的壁上形成第二介电层，以便获得所述介电收进区域；以及用栅极材料填充沟槽。

附图说明

在学习实施例的详细描述时，本发明的其它优势和特征将变得显而易见，实施例被视为非限制性示例并且通过附图进行图示，在附图中：

图1至图16示意性地图示不同的实施方式和实施例。

具体实施方式

图1图示根据本发明的被提供用于制造具有掩埋栅极的至少一个MOS晶体管TGE的、例如硅的并且具有2μm量级厚度E的基板S。

首先，例如几纳米量级的以牺牲氧化物“SACOX”的名字为本领域技术人员所知的SiO₂类型的牺牲层CS通过氧化被形成在基板S的整个顶面FS之上(图2)。

接着，以本身已知的常规方式制造氮化硅层CNS。

然后在用于在基板S中形成沟槽T的各向异性刻蚀的后续步骤中，这一氮化物层CNS被用作硬掩模。沟槽T在基板S的顶面FS附近的开口OUV是例如200nm量级的，并且沟槽T的深度是例如0.5μm量级的。

然后，如图3中可见的，例如几纳米量级的第一介电层CD1通过再氧化形成，从而覆盖沟槽T的整个内壁(侧壁和底部)。

图4图示在沟槽T中并且在整个基板S之上沉积例如多晶硅的牺牲栅极区RSG的步骤。这样的沉积是常规的和本身已知的。

在图5中，在前述步骤中沉积的牺牲栅极区RSG通过各向异性干刻蚀的常规步骤被部分去除，以便获得下部PI。这一下部PI由覆盖沟槽T的内壁的下介电区域ZDI围绕。

然后如图6所示，氧化物生长用于改造覆盖下部PI和第一介电层CD1的上部区域的第二介电层CD2。

然后，通过各向异性干法刻蚀执行第二介电层CD2的部分去除，以获得位于下介电区域ZDI上方并且比下介电区域ZDI更厚的上介电区域ZDS(图7)。

如将在下文中更详细地看到的，上介电区域ZDS和下介电区域ZDI之间的厚度的这一差异向未来MOS晶体管的电性能水平提供了双重优势。

为了形成栅极区RG的上部PS，可能在第一步骤中完全去除位于沟槽中的栅极区RG的下部PI(图8)，并且在第二步骤中通过常规栅极沉积步骤形成完整的栅极区RG，完整的栅极区RG包括由下介电区域ZDI围绕的下部PI和由上介电区域ZDS围绕的上部PS，如图 9所示。

作为变体，将可能通过常规栅极沉积步骤直接形成位于下部PI上方的栅极区RG的上部PS，以获得与图9所示的栅极区RG相同的栅极区RG。

在机械-化学抛光之后，获得栅极区RS(图10)，其具有分别由覆盖沟槽T的下介电区域ZDI和上介电区域ZDS围绕的下部PI和上部PS。

应该注意的是，由于上介电区域ZDS比下介电区域ZDI更厚，栅极区RS包括具有栅极区的侧向宽度的阶跃变化的在下部PI和上部PS之间的栅极收进区域ZDG。

然后，本身是已知的常规步骤用于形成分别位于基板S的所述顶面FS附近在沟槽T的任一侧的基板S中的源极区RS和漏极区RD。

由此最终获得实现在集成电路IC中的具有掩埋栅极的MOS晶体管TGE，如图11所示。

应该注意的是，上介电区域ZDS至少部分地位于栅极区RG的上部PS与源极区RS和漏极区RD之间。

因此晶体管TGE包括具有U形沟道CNL的掩埋栅极。

上介电区域ZDS相对较厚(例如具有20nm量级的最大厚度)的事实使得可能获得漏极和栅极之间的高击穿电压。

在大部分的沟道CNL之上的下介电区域ZDI仍然薄(例如9nm厚)的事实保证了MOS晶体管TGE的良好电性能水平。

可能获得相对于平面MOS晶体管的高达30％的印记减少。

在图12至图19中图示的可能变体中，可以由常规浅沟槽隔离(STI)形成具有掩埋栅极的MOS晶体管TGE。

图12图示这样的隔离沟槽TS，其出现在基板S的顶面FS上并且填充有例如二氧化硅的绝缘材料MI。

事实上，这一隔离沟槽TS的边缘形成具有掩埋栅极的MOS晶体管TGE的未来沟槽T的初始部分PINI。

首先各向异性刻蚀被用于去除绝缘材料MI的一部分以及位于初 始部分PINI之下的基板S的部分，以便获得沟槽T的附加部分PSUP(图13)。

材料MI的部分ZDINI仍然在沟槽T的初始部分PINI的边缘上，并且形成第一介电层。

然后，氧化被用于形成覆盖部分ZDINI并且覆盖沟槽T的附加部分PSUP的第二介电层CDS，以便获得覆盖沟槽T的附加部分PSUP的下介电区域ZDI以及覆盖沟槽T的初始部分PINI的上介电区域ZDS(图14)。

将注意的是，介电区RDI包括具有侧向介电层厚度的阶跃变化的在下介电区域ZDI和上介电区域ZDS之间的介电收进区域ZDD。

在例如多晶硅的栅极材料的沉积的常规步骤之后，形成栅极区RG，其由沟槽T的初始部分PINI中的上介电区域ZDS和沟槽T的附加部分PS中的下介电区域ZDI围绕，如图15所示。

图16示出在漏极区RD和源极区RS的常规形成之后，在集成电路IC中制造的具有掩埋栅极的MOS晶体管TGE。