本实用新型涉及半导体技术，特别是涉及一种半导体器件。
背景技术：
肖特基二极管是一种以电子为载流子的单极载流子器件，因其具有较低的导通压降和较快的开关频率广泛应用于开关电源和其他要求高速功率开关设备中。
现有TMBS(沟槽栅肖特基二极管)器件被广泛应用，改善了肖特基器件特性，特别改善了由于肖特基自身的势垒降低效应使得肖特基在高压时会产生较大的漏电流。但现有高压沟槽栅肖特基二极管的体硅电阻率很大，器件耐压越高，需要的体硅电阻率越大，这样使得器件正向导通压降较大。如何使得肖特基二极管获得较高电压并且具有较低的正向压降，是目前亟需解决的问题。
技术实现要素：
为了克服上述缺陷，本实用新型要解决的技术问题是提供一种半导体器件，用以解决在不提高半导体器件漏电的情况下，降低半导体器件的导通压降的问题。
为解决上述技术问题，本实用新型中的一种半导体器件，具有沟槽结构，所述沟槽结构中任意相邻沟槽间的体硅区域构成JFET区域；所述JFET区域具有离子源掺杂。
可选地，所述半导体器件包括外延层和生长在所述外延层上的掺杂N层；所述沟槽结构设置在所述外延层和所述掺杂N层。
可选地，所述JFET区域在纵向和横向上均具有高斯分布的离子源掺杂；所述掺杂N层的掺杂浓度大于所述外延层的掺杂浓度；所述离子源包括N型掺杂源和P型掺杂源。
可选地，所述沟槽结构的每个沟槽和/或所述掺杂N层上生长有栅氧化层。
可选地，所述栅氧化层的厚度由所述半导体器件的预设耐压值决定。
具体地，每个沟槽的栅氧化层上设置有多晶硅层。
具体地，所述沟槽结构构成有缘区域和终端区域。
具体地，所述有缘区域还设置有钝化层。
具体地，所述钝化层的材质为以下之一或结合：氮化硅和二氧化硅。
具体地，所述半导体器件还包括金属层。
本实用新型有益效果如下：
本实用新型中半导体器件，可以在不提高半导体器件漏电的情况下，有效降低半导体器件的导通压降。
附图说明
图1–图8是本实用新型中半导体器件的制造过程中各阶段的结构示意图；
图9是本实用新型中半导体器件的制造方法的流程图；
图10是本实用新型中掺杂N层5横向掺杂分布示意图；
图11是本实用新型实施例中常规半导体器件、全局离子注入的半导体器件、本实用新型实施例中半导体器件的电学特性示意图。
具体实施方式
为了解决在不提高半导体器件漏电的情况下，降低半导体器件的导通压降的问题，本实用新型提供了一种半导体器件，以下结合附图以及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本实用新型，并不限定本实用新型。
如图1-8所示，本实用新型实施例提供一种半导体器件，所述半导体器件具有沟槽结构，所述沟槽结构中任意相邻沟槽间的体硅区域构成JFET区域；所述JFET区域具有离子源掺杂。
可选地，所述半导体器件包括外延层和生长在所述外延层2上的掺杂N层5；所述沟槽结构设置在所述外延层2和所述掺杂N层5。
所述JFET区域在纵向和横向上均具有高斯分布的离子源掺杂；所述掺杂N层的掺杂浓度大于所述外延层的掺杂浓度；所述离子源包括N型掺杂源和P型掺杂源。
进一步地，所述沟槽结构的每个沟槽和/或所述掺杂N层上生长有栅氧化层6。
其中，所述栅氧化层6的厚度由所述半导体器件的预设耐压值决定。
具体地，每个沟槽的栅氧化层6上设置有多晶硅层7。
可选地，所述沟槽结构构成有缘区域10和终端区域11。
其中，所述有缘区域10还设置有钝化层。
其中，所述钝化层的材质为以下之一或结合：氮化硅和二氧化硅。
可选地，所述半导体器件还包括金属层9。
本实用新型实施例中半导体器件在不提高半导体器件漏电的情况下，有效降低半导体器件的导通压降。
进一步说明本实用新型的制造方法和原理。
如图9所示，本实用新型中半导体器件的制造方法，所述方法包括：
S101，在半导体基件的预设注入区域注入离子源；
S102，通过热扩散，使所述离子源进入预设的JFET区域；
S103，在完成热扩散的半导体基件上蚀刻沟槽结构，形成半导体器件。
本实用新型实施例通过在半导体基件的预设注入区域注入离子源；通过热扩散，使所述离子源进入预设的JFET区域；在完成热扩散的半导体基件上蚀刻沟槽结构，从而使形成的半导体器件在不提高半导体器件漏电的情况下，降低半导体器件的导通压降。
其中半导体基件具体为制造半导体器件的基本材料。
也就是说，本实用新型实施例采用局域离子注入技术，在非金属与硅接触区域即沟槽区域采用离子注入技术，让掺杂杂质通过热扩散进入JFET区，达到调节JFET区电阻的目的，进而降低器件的导通压降。
例如，沟槽栅肖特基二极管，正向导通时，MESA区域内的整个体硅都参与电流的输送，而在JFET区采用高浓度离子注入技术，可以显著降低这一区域的导通电阻，进而降低器件的导通压降。
在上述实施例的基础上，进一步提出上述实施例的变型实施例，在此需要说明的是，为了使描述简要，在各变型实施例中仅描述与上述实施例的不同之处。
本实用新型实施例中使用用于区分部件的诸如“第一”、“第二”等前缀仅为了有利于本实用新型的说明，其本身没有特定的意义。
可选地，所述在半导体基件的预设注入区域注入离子源，包括：
如图1所示，在所述半导体基件的外延层2生长第一氧化层1；
如图2所示，根据所述注入区域，在所述第一氧化层1进行光刻，形成阻挡层20；
根据所述阻挡层，在所述注入区域注入离子源。
进一步地，所述通过热扩散，使所述离子源进入预设的JFET区域，包括：
如图3所示，对注入离子源的半导体基件进行热退火推结，在推结过程中生长出第二氧化层4，并在所述第二氧化层4和所述外延层2之间形成掺杂N层5，从而使所述离子源进入所述JFET区域。
其中，所述掺杂N层在纵向和横向均具有高斯分布的掺杂源；所述掺杂N层的掺杂浓度大于所述外延层的掺杂浓度；所述离子源包括N型掺杂源和P型掺杂源；所述离子源的注入能量在30KEV-120KEV之间，所述离子源的注入剂量在1011～1013cm-2之间；所述第二氧化层的厚度大于所述第一氧化层的厚度。
可选地，所述注入区域包括至少一个离子注入窗口；
进一步地，所述在完成热扩散的半导体基件上蚀刻沟槽结构，包括：
确定各离子注入窗口的中心位置和窗口区域；
根据各离子注入窗口的中心位置和窗口区域，在完成热扩散的半导体基件上蚀刻沟槽结构；所述沟槽结构中任意相邻沟槽间的体硅区域构成所述JFET区域。
进一步地，所述根据各离子注入窗口的中心位置和窗口区域，在完成热扩散的半导体基件上蚀刻沟槽结构，包括：
针对每个离子注入窗口：
将该离子注入窗口的中心位置作为相应沟槽的沟槽蚀刻窗口的中心位置；
根据该离子注入窗口的窗口区域，确定相应沟槽的沟槽蚀刻窗口的窗口区域；
根据所述沟槽蚀刻窗口的中心位置和窗口区域，在完成热扩散的半导体基件上蚀刻相应沟槽。
其中，其中沟槽蚀刻窗口的窗口区域的宽度大于该离子注入窗口的窗口区域的宽度。
举例说明本实用新型实施例。
本实用新型实施例提供一种可选地低压降沟槽栅肖特基二极管的制作方法，包括：
步骤1，在半导体基件外延层2上生长一层500A左右的氧化层1，作为离子注入的缓冲层，如图1所示。
步骤2，在所述半导体基件表面第一次光刻，光刻胶20作为离子注入的阻挡层，对于N型肖特基来说，离子源可以是PH3，AsH3等，离子注入能量在30KEV-120KEV之间，离子注入剂量1011～1013cm-2之间，如图2所示。
步骤3，然后进行热退火推，推结过程中同时生长一层厚氧化层4，如图3所示。在低掺杂的外延层2上形成具有中等掺杂N层5，其中等掺杂N层5纵向掺杂分布呈高斯分布，由于采用局域离子注入工艺，掺杂N层5横向掺杂浓度峰值顶点出现在离子注入窗口中间位置，峰值底部出现未注入区域中间部位。
步骤4，在所述半导体基件上进行第一次沟槽结构的光刻，以厚氧化层4作为刻蚀阻挡层，刻蚀出的沟槽结构如图4所示，所述半导体沟槽刻蚀窗口，如图5所示，与离子注入窗口中心位置重合，沟槽刻蚀窗口宽度大于离子注入窗口宽度，所述半导体基件沟槽深度不一定要大于高掺杂N层5。
步骤5，在所述半导体基件上生长栅氧化层6，栅氧化层厚度由器件耐压决定，然后进行多晶硅淀积，反刻，形成如图6所示，沟槽内有反刻后余留的多晶硅层7。
在所述半导体结构上淀积钝化层8，该钝化层可以是氮化硅，也可以是二氧化硅，然后孔光刻，刻蚀出有源区域12，如图7所示,在终端区域11上仍有钝化层8覆盖。
在所述半导体结构上溅射金属层9，然后光刻、刻蚀，最后形成的半导体器件形貌如图8所示。
其中，步骤3中掺杂N层5横向掺杂分布如图10所示。
本实用新型实施例方法是在晶圆沟槽刻蚀工艺前在表面先进行一层离子注入。
本实用新型实施例中采用光刻胶作为非注入区域的离子注入阻挡层。
本实用新型实施例中离子源可以是N型掺杂源PH3、AsH3，也可以是P型掺杂源BF3、BCl3等，离子注入能量在30KEV-120KEV之间，离子注入剂量1011～1013cm-2之间。
本实用新型实施例中沟槽刻蚀窗口中心位置与离子注入光刻窗口的中心位置重合，沟槽刻蚀窗口大于离子注入窗口，可以有效确保离子注入表面被刻蚀掉。
本实用新型实施例主要是在芯片有缘区进行离子注入，在外延层N-区表面形成一层纵向和横向都具有高斯分布掺杂的中等掺杂的N型区域，同时将沟槽刻蚀窗口中心位置与离子注入窗口中心位置重合，在进行沟槽刻蚀时会刻蚀掉离子注入区域部分，这样就会把因离子注入对硅表面造成的晶格损伤完全去除。
以100V沟槽栅肖特基二极管为例，通过器件仿真软件仿真常规器件、全局离子注入器件、本实用新型局域离子注入器件的电学特性，全局离子注入剂量为1013cm-2，注入能量80KEV，本实用新型实施例局域离子注入剂量为2.5*1013cm-2，注入能量80KEV。图11是三种器件VF特性曲线，从图中可以看出相比于常规器件，采用全局离子注入器件和本实用新型提出的器件具有较低的正向压降，同时本实用新型实施例提出的局域离子注入技术可以有效降低器件漏电流。
以上所述的具体实施方式，对本实用新型的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本实用新型的具体实施方式而已，并不用于限定本实用新型的保护范围，凡在本实用新型的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。