垂直场效应晶体管和包括其的半导体器件的制作方法

本发明构思的示例性实施方式涉及垂直场效应晶体管(vfet)，更具体地，涉及包括垂直场效应晶体管的半导体器件。

背景技术：

在vfet中，电流可以在垂直延伸的沟道中流动，并且可受到分别设置在沟道上方和下方的上杂质区和下杂质区的掺杂浓度以及围绕沟道的栅极结构与杂质区之间的距离影响。在包括多个vfet的半导体器件中，如果vfet中的杂质区的掺杂浓度或者栅极结构与杂质区之间的距离不均一，则半导体器件的可靠性会劣化。

技术实现要素：

根据本发明的一示例性实施方式，一种垂直场效应晶体管(vfet)包括在衬底的上部处并掺杂以第一杂质的第一杂质区。第一扩散控制图案形成在第一杂质区上。第一扩散控制图案配置为控制第一杂质的扩散。沟道在与衬底的上表面基本上正交的垂直方向上延伸。第二杂质区在沟道上并掺杂以第二杂质。第二扩散控制图案在沟道与第二杂质区之间。第二扩散控制图案配置为控制第二杂质的扩散。栅极结构与沟道相邻。

根据本发明的一示例性实施方式，一种半导体器件包括在衬底的上部处并掺杂以第一杂质的第一杂质区。第一扩散控制图案在第一杂质区上。第一扩散控制图案配置为控制第一杂质的扩散。沟道沿着平行于衬底的上表面的方向在第一扩散控制图案上彼此间隔开。沟道的每个在与衬底的上表面基本上正交的垂直方向上延伸。第二杂质区掺杂以第二杂质并位于沟道上方。第二扩散控制图案在沟道的每个与第二杂质区之间。第二扩散控制图案配置为控制第二杂质的扩散。栅极结构与沟道相邻。

根据本发明的一示例性实施方式，一种半导体器件包括在衬底上彼此间隔开的第一扩散控制图案。第一杂质区在第一扩散控制图案下方、在衬底的上部处并掺杂以第一杂质。沟道在第一扩散控制图案上。沟道的每个在与衬底的上表面基本上正交的垂直方向上延伸。第二杂质区掺杂以第二杂质并位于沟道上方。第二扩散控制图案在沟道的每个与第二杂质区之间。第二扩散控制图案配置为控制第二杂质的扩散。栅极结构与沟道相邻。

根据本发明的一示例性实施方式，一种半导体器件包括衬底和位于衬底的上部处的第一杂质区。第一扩散控制图案设置在第一杂质区上。第一扩散控制图案包括在与衬底的上表面正交的方向上延伸的多个突起。至少两个沟道位于所述多个突起中的突起上方。栅极结构位于所述至少两个沟道之间。第二扩散控制图案位于所述至少两个沟道上方。第二扩散控制图案沿着与衬底的上表面正交的方向位于栅极结构的上表面之上。第二杂质区设置在第二扩散控制图案上。第二杂质区的上表面具有z字形形状。金属硅化物图案设置在第二杂质区的上表面上。

根据本发明的示例性实施方式，栅极结构与下杂质区和上杂质区之间的距离可以是基本上恒定的或者可以具有小的分布，因而半导体器件可以具有提高的速度和可靠性。

附图说明

图1是示出根据本发明的一示例性实施方式的半导体器件的剖视图；

图2至13是示出根据本发明的一示例性实施方式的制造半导体器件的方法的剖视图；

图14是示出根据本发明的一示例性实施方式的半导体器件的剖视图；以及

图15至20是示出根据本发明的一示例性实施方式的制造半导体器件的方法的剖视图。

具体实施方式

下面将参照附图更详细地描述本发明的示例性实施方式。就此而言，示例性实施方式可以具有不同的形式，并且不应被解释为限于本发明在此描述的示例性实施方式。在整个说明书和附图中，同样的附图标记可以指同样的元件。

这里，基本上垂直于衬底100的上表面的方向可以被定义为垂直方向(例如，与衬底100的上表面正交的方向)，基本上平行于衬底100的上表面的方向可以被定义为水平方向。水平方向中彼此交叉的两个方向可以分别被定义为第一方向和第二方向。第一方向和第二方向可以彼此垂直。

图1是示出根据本发明的一示例性实施方式的半导体器件的剖视图。

参照图1，半导体器件可以包括：在衬底100的上部处的第一杂质区110，顺序地堆叠在第一杂质区110上的第一扩散控制图案125、沟道135、第二扩散控制图案145和第二杂质区290。栅极结构260可以与沟道135相邻。栅极结构260可以围绕沟道135的至少一部分。例如，栅极结构260可以设置在沟道135的侧壁上。

半导体器件可以包括间隔物230、第一电极310和第二电极320、金属硅化物图案300、隔离图案105以及绝缘夹层270。间隔物230可以设置在沟道135的侧壁的一部分上。

衬底100可以包括例如硅、锗、硅锗的半导体材料，或者例如gap、gaas或gasb的iii-v半导体化合物。在本发明的一示例性实施方式中，衬底100可以是绝缘体上硅(soi)衬底或绝缘体上锗(goi)衬底。

当p型vfet形成在衬底100上时，例如磷或砷的n型杂质可以被掺杂到衬底100中。当n型vfet形成在衬底100上时，例如硼或铝的p型杂质可以被掺杂到衬底100中。

第一杂质区110可以形成在衬底100的上部处，并且可以包括第一杂质。当p型vfet形成在衬底100上时，第一杂质可以包括p型杂质，当n型vfet形成在衬底100上时，第一杂质可以包括n型杂质。

第一杂质区110可以通过衬底100上的隔离图案105在第二方向上被分成多个部分。因此，(例如沿着与衬底100的上表面正交的方向)隔离图案105的底表面可以低于第一杂质区110的底表面或者与第一杂质区110的底表面共平面，并且隔离图案105的顶表面可以高于第一杂质区110的顶表面或与第一杂质区110的顶表面共平面。隔离图案105可以包括例如硅氧化物的氧化物。第一杂质区110可以通过第二电极320在第二方向上被进一步分成多个部分。

第一扩散控制图案125可以形成在第一杂质区110上，并且可以防止或控制掺杂在第一杂质区110中的第一杂质的扩散。在本发明的一示例性实施方式中，多个第一扩散控制图案125可以在第二方向上形成，该多个第一扩散控制图案125可以通过隔离图案105彼此间隔开。多个第一扩散控制图案125可以通过第二电极320进一步彼此间隔开。

每个第一扩散控制图案125可以具有不平坦的上表面。例如，每个第一扩散控制图案125可以具有可(例如沿着与衬底100的上表面正交的方向)在垂直方向上突出并彼此间隔开的多个突起126。

在本发明的一示例性实施方式中，第一扩散控制图案125可以包括无掺杂的硅锗。或者，当p型vfet形成在衬底100上时，第一扩散控制图案125可以包括掺杂以n型杂质的硅锗或掺杂以n型杂质的硅，当n型vfet形成在衬底100上时，第一扩散控制图案125可以包括掺杂以p型杂质的硅锗或掺杂以p型杂质的硅。

第一扩散控制图案125的下部还可以包括掺杂在第一杂质区110中的第一杂质，该第一杂质可以通过随后参照图3所示的用于激活第一杂质区110的热处理工艺而从第一杂质区110向上扩散。第一扩散控制图案的下部可以指的是第一扩散控制图案125的位于突起126之下的部分。

参照图1，第一杂质在第一扩散控制图案125中扩散到的高度可以由虚线示出。即使在图1中该高度与第一扩散控制图案125的突起126的底部基本上共平面，但本发明的示例性实施方式不限于此。即使在图1中该高度与隔离图案105的顶表面基本上共平面，但本发明的示例性实施方式不限于此。

沟道135可以形成在第一扩散控制图案125的每个突起126上，并且可以(例如沿着与衬底100的上表面正交的方向)在垂直方向上延伸。多个沟道135可以在第二方向上形成于第一扩散控制图案125的各突起126上。在本发明的一示例性实施方式中，沟道135可以每个包括无掺杂的硅。

第二扩散控制图案145可以形成在每个沟道135上。在本发明的一示例性实施方式中，第二扩散控制图案145可以包括无掺杂的硅锗。或者，当p型vfet形成在衬底100上时，第二扩散控制图案145可以包括掺杂以n型杂质的硅锗或掺杂以n型杂质的硅，当n型vfet形成在衬底100上时，第二扩散控制图案145可以包括掺杂以p型杂质的硅锗或掺杂以p型杂质的硅。

第二扩散控制图案145的上部还可以包括掺杂在第二杂质区290中的第二杂质，该第二杂质可以通过下面参照图13更详细地描述的用于形成金属硅化物图案300的热处理工艺而从第二杂质区290向下扩散。

参照图1，第二杂质在第二扩散控制图案145中扩散到的深度由虚线示出。即使在图1中该深度存在于第二扩散控制图案145中，但本发明的示例性实施方式不限于此，在本发明的一示例性实施方式中，第二杂质可以经过第二扩散控制图案145扩散到沟道135的上部中。因此，第二杂质可扩散到的深度可以并非存在于第二扩散控制图案145中而是存在于第二扩散控制图案145的底表面下方。然而，第二杂质可扩散到的深度可以高于至少栅极结构260的顶表面。

多个第二扩散控制图案145可以在第二方向上形成于各沟道135上。

顺序地堆叠在第一扩散控制图案125的突起126上的沟道135和第二扩散控制图案145可以形成鳍结构。在本发明的一示例性实施方式中，鳍结构可以在第一方向上延伸，并且多个鳍结构可以在第二方向上形成。

多个相邻的鳍结构可以形成鳍结构组。参照图1，包括相邻的两个鳍结构的第一鳍结构组和包括相邻的三个鳍结构的第二鳍结构组被示出作为示例；然而，本发明的示例性实施方式不限于此。半导体器件可以包括多个鳍结构组，并且每个鳍结构组可以包括多个相邻的鳍结构。在本发明的一示例性实施方式中，多个鳍结构组中的一些可以包括仅一个鳍结构。

第二杂质区290可以通过选择性外延生长(seg)工艺(例如，通过下面参照图12更详细地描述的seg工艺)形成，并且可以在垂直方向和水平方向两者上生长为具有拥有五边形或六边形形状的剖面。第二杂质区290的上表面可以包括具有正斜率的第一表面以及具有负斜率并接触第一表面的第二表面，因而可以具有尖锐的形状。也就是，第二杂质区290的中央上部可以具有尖锐的上表面。例如，第二杂质区290的上表面可以具有z字形形状。

然而，在本发明的一示例性实施方式中，当第一鳍结构组和第二鳍结构组的每个中的相邻鳍结构在第二方向上彼此相对靠近时，第二杂质区290可以彼此合并。例如，一个合并的第二杂质区290可以形成在每个鳍结构组上，并且该合并的第二杂质区290可以具有不平坦的上表面。气隙330可以形成在合并的第二杂质区290下方。

在本发明的一示例性实施方式中，当p型vfet形成在衬底100上时，第二杂质区290可以包括掺杂以p型杂质的单晶硅锗层，当n型vfet形成在衬底100上时，第二杂质区290可以包括掺杂以n型杂质的单晶硅层或掺杂以n型杂质的单晶硅碳化物层。

间隔物230可以覆盖鳍结构的下部，例如沟道135的下部和第一扩散控制图案125的突起126，并且可以沿第二方向在第一扩散控制图案125和隔离图案105上延伸。

在本发明的一示例性实施方式中，间隔物230可以包括顺序堆叠的第一图案210和第二图案220。第一图案210可以至少部分地覆盖鳍结构，例如沟道135的下侧壁、第一扩散控制图案125的突起126的侧壁、第一扩散控制图案125的上表面、以及隔离图案105的上表面，第二图案220可以形成(例如共形地形成)在第一图案210上。因此，第一图案210和第二图案220可以在水平方向上顺序地堆叠于沟道135的下侧壁上。

第一图案210可以包括例如硅氧化物的氧化物，第二图案220可以包括例如硅氮化物的氮化物、或者例如硼磷硅酸盐栅极(bpsg)的氧化物。

栅极结构260可以形成在间隔物230上，并且可以至少部分地覆盖鳍结构。例如，栅极结构260和间隔物230可以在垂直方向上覆盖沟道135的侧壁的至少一部分。栅极结构260可以包括顺序堆叠的栅极绝缘图案240和栅电极250。

栅极绝缘图案240可以覆盖沟道135的中部侧壁和间隔物230的上表面的至少一部分，栅电极250可以形成在栅极绝缘图案240上。因此，栅极绝缘图案240和栅电极250可以在水平方向上顺序地堆叠在沟道135的侧壁上。

在本发明的一示例性实施方式中，当第一鳍结构组和第二鳍结构组的每个中的鳍结构之间的距离相对小时，栅极结构260可以在第二方向上延伸以共同覆盖第一鳍结构组和第二鳍结构组的每个中的鳍结构的中部侧壁。也就是，栅极结构可以彼此连接而形成单个栅极结构。或者，当第一鳍结构组和第二鳍结构组的每个中的鳍结构之间的距离相对大时，多个栅极结构260可以形成在第二方向上以覆盖第一鳍结构组和第二鳍结构组的每个中的鳍结构的相应部分(例如中部侧壁)。然而，栅极结构260中覆盖第一鳍结构组中的鳍结构的一个栅极结构和栅极结构260中覆盖第二鳍结构组中的鳍结构的另一个栅极结构不必彼此接触，而是可以彼此间隔开。

栅极绝缘图案240可以包括高k电介质材料，例如，诸如铪氧化物、钽氧化物或锆氧化物的金属氧化物，栅电极250可以包括具有相对低的电阻的金属(例如铝、铜或钽)，或金属氮化物。

功函数控制图案可以在栅极绝缘图案240与栅电极250之间进一步形成，并且可以包括金属氮化物或金属合金，例如钛氮化物、钛铝、钛铝氮化物、钽氮化物或钽铝氮化物。

绝缘夹层270可以形成在间隔物230上，并且可以覆盖栅极结构260和鳍结构的侧壁。绝缘夹层270可以包括例如硅氧化物的氧化物。

金属硅化物图案300可以形成在第二杂质区290的表面(例如上表面)上或者覆盖第二杂质区290的表面(例如上表面)。在本发明的一示例性实施方式中，金属硅化物图案300可以具有基本上恒定的厚度。第二杂质区290可以具有不平坦的表面(例如z字形形状的上表面)，因而金属硅化物图案300也可以具有不平坦的表面。金属硅化物图案300可以包括例如钴硅化物或镍硅化物的金属硅化物。

第一电极310可以与金属硅化物图案300直接接触，第二电极320可以与第一杂质区110的上表面直接接触。第一电极310和第二电极320的每个可以包括金属图案以及覆盖金属图案的底部和侧壁的阻挡图案。第一电极310的顶表面和第二电极320的顶表面可以彼此基本上共平面。第二电极320可以在第二方向上与栅极结构260间隔开。

接触插塞和上布线可以在第一电极310和第二电极320上进一步形成。

半导体器件可以包括具有在垂直方向上顺序堆叠的第一杂质区110、第一扩散控制图案125、沟道135、第二扩散控制图案145和第二杂质区290的vfet。栅极结构260可以设置在沟道135的侧壁的至少一部分上。

在该vfet中，栅极结构260的覆盖沟道135(电流可以在垂直方向上流动经过沟道135)的表面(例如侧壁)的部分的垂直长度可以被定义为第一长度l1，掺杂在第二杂质区290中的第二杂质扩散到的点与栅极结构260的覆盖沟道135的所述表面的部分的顶端之间的距离可以被定义为第二长度l2，掺杂在第一杂质区110中的第一杂质扩散到的点与栅极结构260的覆盖沟道135的所述表面的部分的底端之间的距离可以被定义为第三长度l3。

在本发明的一示例性实施方式中，第二长度l2和第三长度l3可以分别由第二扩散控制图案145和第一扩散控制图案125控制。在用于激活第一杂质区110的热处理工艺中，掺杂在第一杂质区110中的第一杂质可以(例如沿着与衬底100的上表面正交的方向)向上扩散，然而，包括与第一杂质区110的材料不同的材料和/或包括具有不同导电类型的杂质的第一扩散控制图案125可以形成在第一杂质区110上，因而可以防止或控制第一杂质的扩散从而可以控制第三长度l3。此外，第一杂质的扩散高度的分布可以在多个vfet中减小，因而第三长度l3可以在多个vfet中具有基本上恒定的值或相对小的变化。

同样地，在用于在第二杂质区290上形成金属硅化物图案300的热处理工艺中，掺杂在第二杂质区290中的第二杂质可以(例如沿着与衬底100的上表面正交的方向)向下扩散，然而，包括与第二杂质区290的材料不同的材料和/或包括具有不同导电类型的杂质的第二扩散控制图案145可以形成在第二杂质区290下方，因而可以防止或控制第二杂质的扩散从而可以控制第二长度l2。此外，第二杂质的扩散深度的分布可以在多个vfet中减小，因而第二长度l2可以在多个vfet中具有基本上恒定的值或相对小的变化。

因此，由于第二长度l2和第三长度l3的每个可以在多个vfet中具有基本上恒定的值或相对小的变化，包括vfet的半导体器件可以具有提高的速度和可靠性。

根据本发明的另一示例性实施方式的半导体器件可以包括衬底100和位于衬底100的上部处的第一杂质区110。第一扩散控制图案125可以设置在第一杂质区110上。第一扩散控制图案125可以包括在与衬底100的上表面正交的方向上延伸的多个突起126。至少两个沟道135可以位于所述多个突起126中的突起上方。栅极结构260可以位于所述至少两个沟道135之间。第二扩散控制图案145可以位于所述至少两个沟道135上方。第二扩散控制图案145可以沿着与衬底100的上表面正交的方向位于栅极结构260的上表面之上(例如，位于栅极结构260的上表面之上达第二长度l2)。第二杂质区290可以设置在第二扩散控制图案145上。第二杂质区290的上表面可以具有z字形形状。金属硅化物图案300可以设置在第二杂质区290的上表面上。

图2至13是示出根据本发明的一示例性实施方式的制造半导体器件的方法的剖视图。

参照图2，第一杂质区110可以通过离子注入工艺在衬底100的上部处形成，第一扩散控制层120、沟道层130和第二扩散控制层140可以在第一杂质区110上顺序地形成。

衬底100可以包括例如硅、锗、硅锗的半导体材料，或者例如gap、gaas或gasb的iii-v半导体化合物。在本发明的一示例性实施方式中，衬底100可以是绝缘体上硅(soi)衬底或绝缘体上锗(goi)衬底。

当p型vfet形成在衬底100上时，例如磷或砷的n型杂质可以被掺杂到衬底100中。当n型vfet形成在衬底100上时，例如硼、铝的p型杂质可以被掺杂到衬底100中。

当形成p型vfet时，第一杂质区110可以通过在衬底100的上部处掺杂p型杂质而形成，当形成n型vfet时，第一杂质区110可以通过在衬底100的上部处掺杂n型杂质而形成。掺杂到第一杂质区110中的杂质可以被称为第一杂质。

在本发明的一示例性实施方式中，第一扩散控制层120、沟道层130和第二扩散控制层140的每个可以通过外延生长工艺形成。

在本发明的一示例性实施方式中，第一扩散控制层120可以包括无掺杂的硅锗。或者，当形成p型vfet时，第一扩散控制层120可以包括掺杂以n型杂质的硅锗或掺杂以n型杂质的硅，当形成n型vfet时，第一扩散控制层120可以包括掺杂以p型杂质的硅锗或掺杂以p型杂质的硅。

在本发明的一示例性实施方式中，沟道层130可以包括无掺杂的硅。

在本发明的一示例性实施方式中，第二扩散控制层140可以包括无掺杂的硅锗。或者，当形成p型vfet时，第二扩散控制层140可以包括掺杂以n型杂质的硅锗或掺杂以n型杂质的硅，当形成n型vfet时，第二扩散控制层140可以包括掺杂以p型杂质的硅锗或掺杂以p型杂质的硅。

参照图3，可以对衬底100执行热处理工艺以激活第一杂质区110。

因此，掺杂在第一杂质区110中的第一杂质可以(例如沿着与衬底100的上表面正交的方向)向上和向下扩散。然而，第一杂质的向上扩散可以通过第一杂质区110上的第一扩散控制层120来防止或控制，因而第一杂质可以在第一扩散控制层120中扩散到给定高度。

当与不形成第一扩散控制层120的情况相比时，可以减小第一杂质的向上扩散的程度，也可以减小第一杂质的向上扩散在第一杂质区110的多个部分处的分布。因此，第一杂质在第一扩散控制层120的各部分处扩散到的高度可以是基本上恒定的，或者可以具有相对小的变化。

第一扩散控制层120的下部可以由于热处理工艺而进一步包括掺杂在第一杂质区110中的第一杂质。

参照图4，在第二扩散控制层140上形成掩模155之后，第二扩散控制层140、沟道层130、以及第一扩散控制层120的上部可以使用掩模155作为蚀刻掩模被蚀刻，以形成暴露第一扩散控制层120的下部的第一开口160。

因此，第一扩散控制层120可以转变成第一扩散控制图案125，并且多个初始鳍结构可以在第二方向上形成为彼此间隔开，每个初始鳍结构可以包括顺序地堆叠在第一扩散控制图案125上的沟道135、第二扩散控制图案145和掩模155。在本发明的一示例性实施方式中，每个初始鳍结构可以在第一方向上延伸到给定长度。

因此，由于第一扩散控制层120的上部被部分地蚀刻，第一扩散控制图案125可以具有不平坦的上表面。例如，第一扩散控制图案125可以包括在垂直方向上突出的多个突起126，并且每个初始鳍结构可以形成在每个突起126上。然而，本发明的示例性实施方式不限于此，例如，第一扩散控制层120的下部也可以在上述蚀刻工艺中被蚀刻，使得第一扩散控制图案125可以在第二方向上被分成多个部分。

参照图4，第一扩散控制层120可以在上述蚀刻工艺中被蚀刻至第一杂质扩散到的高度；然而，本发明的示例性实施方式不限于此，第一扩散控制层120可以被蚀刻到比所述高度高或低的点。

参照图5，第一蚀刻掩模170和第二蚀刻掩模180可以在其上具有初始鳍结构的第一扩散控制图案125上顺序地形成，以部分地覆盖初始鳍结构，并且初始鳍结构的暴露部分可以使用第一蚀刻掩模170和第二蚀刻掩模180被蚀刻。因此，第二开口190和第三开口195可以被形成以暴露第一扩散控制图案125的下部。

第一蚀刻掩模170可以包括例如旋涂硬掩模(soh)或非晶碳层(acl)，第二蚀刻掩模180可以包括例如等离子体增强硅氮氧化物(pe-sion)的氮氧化物。在蚀刻工艺期间，第二蚀刻掩模180可以基本上被去除。

相邻的初始鳍结构可以被称为初始鳍结构组。参照图5，包括两个相邻的初始鳍结构的第一初始鳍结构组和包括三个相邻的初始鳍结构的第二初始鳍结构组被示出作为示例；然而，本发明的示例性实施方式不限于此。例如，半导体器件可以包括多个初始鳍结构组，并且所述多个初始鳍结构组的每个可以包括多个相邻的初始鳍结构。在本发明的一示例性实施方式中，所述多个初始鳍结构组中的一些可以包括仅一个初始鳍结构。

参照图6，第三蚀刻掩模200可以在第一蚀刻掩模170和第一扩散控制图案125上形成以覆盖第三开口195，并且第一扩散控制图案125的由第二开口190暴露的部分以及第一杂质区110的在该部分下方的部分可以使用第一蚀刻掩模170和第三蚀刻掩模200被蚀刻以暴露衬底100的一部分。

第三蚀刻掩模200可以包括例如光致抗蚀剂图案。在蚀刻工艺期间，在第一杂质区110下方的衬底100的一部分可以被去除。

在去除第三蚀刻掩模200而暴露第一扩散控制图案125的在第三开口195下方的下部之后，隔离层可以在衬底100的暴露部分、第一扩散控制图案125的暴露部分和第一蚀刻掩模170上形成，并且可以被蚀刻以形成隔离图案105。第三蚀刻掩模200可以通过例如灰化工艺和/或剥离工艺被去除。

在本发明的一示例性实施方式中，隔离图案105可以具有(例如沿着与衬底100的上表面正交的方向)在第一扩散控制图案125的顶表面与底表面之间的顶表面。参照图6，隔离图案105的顶表面可以与第一扩散控制图案125中第一杂质的扩散高度基本上共平面；然而，本发明的示例性实施方式不限于此。

在形成隔离图案105之后，第一掩模170可以被去除。第一掩模170可以通过例如灰化工艺和/或剥离工艺被去除。

参照图7，第一层和第二层可以在第一扩散控制图案125、初始鳍结构和隔离图案105上顺序地形成，并且可以被蚀刻以分别形成覆盖初始鳍结构的下部和第一扩散控制图案125的突起126的第一图案210和第二图案220。第一图案210和第二图案220可以形成间隔物230。

在本发明的一示例性实施方式中，第一层可以通过原子层沉积(ald)工艺形成，并且可以包括例如硅氧化物的氧化物。第二层可以通过化学气相沉积(cvd)工艺形成，并且可以包括例如硅氮化物的氮化物、或例如bpsg的氧化物。

间隔物230可以形成在第一扩散控制图案125和隔离图案105的暴露的顶表面上。作为示例，间隔物230的第一图案210可以覆盖初始鳍结构，例如沟道135的下侧壁、第一扩散控制图案125的突起126的侧壁、第一扩散控制图案125的暴露的顶表面和隔离图案105的暴露的顶表面，间隔物230的第二图案220可以形成在第一图案210上。因此，第一图案210和第二图案220可以在水平方向上顺序地堆叠在沟道135的下侧壁上。

参照图8，栅极绝缘层和栅电极层可以在间隔物230和初始鳍结构上顺序地形成，并且可以被蚀刻以形成栅极结构260，栅极结构260设置在初始鳍结构的侧壁上并包括栅极绝缘图案240和栅电极250。

在本发明的一示例性实施方式中，栅极绝缘层可以包括金属氧化物，例如铪氧化物、钽氧化物或锆氧化物，栅电极层可以包括具有相对低的电阻的金属，例如铝、铜或钽。

功函数控制图案可以在栅极绝缘图案240与栅电极250之间形成，并且可以包括金属氮化物或金属合金，例如钛氮化物、钛铝、钛铝氮化物、钽氮化物或钽铝氮化物。

栅极结构260也可以形成在间隔物230的上表面上。作为示例，栅极结构260的栅极绝缘图案240可以覆盖初始鳍结构，例如沟道135的侧壁和间隔物230的上表面的至少一部分，栅电极250可以形成在栅极绝缘图案240上。因此，栅极绝缘图案240和栅电极250可以在水平方向上顺序地堆叠在沟道135的中部侧壁上。

在本发明的一示例性实施方式中，当第一初始鳍结构组和第二初始鳍结构组的每个中的初始鳍结构之间的距离相对小时，栅极结构260可以在第二方向上延伸以至少部分地覆盖第一初始鳍结构组和第二初始鳍结构组的每个中的初始鳍结构的侧壁。或者，当第一初始鳍结构组和第二初始鳍结构组的每个中的初始鳍结构之间的距离相对大时，多个栅极结构260可以在第二方向上形成以至少部分地覆盖第一初始鳍结构组和第二初始鳍结构组的每个中的初始鳍结构的侧壁。然而，栅极结构260中覆盖第一初始鳍结构组中的初始鳍结构的一个栅极结构和栅极结构260中覆盖第二初始鳍结构组中的初始鳍结构的另一个栅极结构不必彼此接触，而是可以彼此间隔开。

参照图9，绝缘夹层270可以在间隔物230、栅极结构260和初始鳍结构上形成。

绝缘夹层270可以包括例如硅氧化物的氧化物。

参照图10，绝缘夹层270的上部可以通过使用第四蚀刻掩模的蚀刻工艺被去除，以形成第四开口280和第五开口285。

在本发明的一示例性实施方式中，第四开口280可以共同暴露第一初始鳍结构组和第二初始鳍结构组的每个中的初始鳍结构的顶表面，例如掩模155的顶表面。作为示例，掩模155可以用作蚀刻工艺中的蚀刻终点。

参照图11，绝缘夹层270的一部分和掩模155可以通过使用第五蚀刻掩模的蚀刻工艺被去除，以(例如沿着与衬底100的上表面正交的方向)向下扩大第四开口280和第五开口285。

因此，包括顺序堆叠的沟道135、第二扩散控制图案145和掩模155的初始鳍结构可以转变成包括顺序堆叠的沟道135和第二扩散控制图案145的鳍结构，并且第一初始鳍结构组和第二初始鳍结构组可以分别转变成第一鳍结构组和第二鳍结构组。

在本发明的一示例性实施方式中，扩大的第四开口280可以暴露第二扩散控制图案145的顶表面。作为示例，在蚀刻工艺中，第二扩散控制图案145可以用作蚀刻终点。绝缘夹层270的与第二扩散控制图案145相邻的部分可以具有(例如沿着与衬底100的上表面正交的方向)比第二扩散控制图案145的顶表面低但比沟道135的顶表面高的顶表面。例如，第二扩散控制图案145的顶表面和至少一部分侧壁可以通过扩大的第四开口280暴露，然而，沟道135的侧壁不必通过扩大的第四开口280暴露。

第五开口285可以延伸穿过绝缘夹层270下方的间隔物230的一部分，以暴露第一杂质区110。

参照图12，第二杂质区290可以在暴露的第二扩散控制图案145的每个上形成。

在本发明的一示例性实施方式中，第二杂质区290可以通过使用第二扩散控制图案145的由第四开口280暴露的顶表面和侧壁的选择性外延生长(seg)工艺而形成。因此，当p型vfet形成在衬底100上时，掺杂以p型杂质的单晶硅锗层可以被形成以用作第二杂质区290，当n型vfet形成在衬底100上时，掺杂以n型杂质的单晶硅层或掺杂以n型杂质的单晶硅碳化物层可以被形成以用作第二杂质区290。

第二杂质区290可以在垂直方向和水平方向两者上生长为具有沿第二方向截取的拥有五边形或六边形形状的剖面。作为示例，第二杂质区290可以包括具有正斜率的第一表面以及接触第一表面的负斜率的第二表面的上表面，因而第二杂质区290的上表面可以具有尖锐的形状。例如，第二杂质区290的上表面可以具有z字形形状。

然而，在本发明的一示例性实施方式中，当第一鳍结构组和第二鳍结构组的每个中的相邻鳍结构之间的距离相对小时，第二杂质区290可以合并而形成单个结构。

在seg工艺之前，包括例如氮化物的生长防止层可以在第五开口285的内壁上形成，使得第二杂质区290不必自第五开口285所暴露的第一杂质区110和第一扩散控制图案125形成。

参照图13，第一金属层可以在第二杂质区290的表面、第四开口280和第五开口285的内壁、以及绝缘夹层270的上表面上形成，并且可以执行热处理工艺以在第二杂质区290的所述表面上形成金属硅化物图案300。

第一金属层可以包括例如钴或镍的金属。

在热处理工艺期间，掺杂在第二杂质区290中的第二杂质可以(例如沿着与衬底100的上表面正交的方向)向下扩散。然而，在本发明的一示例性实施方式中，第二杂质的向下扩散可以通过第二扩散控制图案145来防止或控制。即使图13中第二杂质可以在第二扩散控制图案145中扩散到给定深度，但本发明的示例性实施方式不限于特定深度。

例如，第二杂质可以经过第二扩散控制图案145扩散到沟道135的上部中。当与不形成第二扩散控制图案145的情况相比时，可以减小第二杂质的向下扩散的程度，并且第二杂质的向下扩散在多个第二扩散控制图案145处或多个沟道135处的分布可以是基本上恒定的，或者可以具有相对小的变化。

再次参照图1，第一电极310和第二电极320可以被形成以分别填充第四开口280和第五开口285。

第一电极310和第二电极320可以通过以下形成：在金属硅化物图案300的上表面、第四开口280和第五开口285的侧壁、以及绝缘夹层270的上表面上形成阻挡层，在阻挡层上形成第二金属层以填充第四开口280和第五开口285，以及平坦化第二金属层和阻挡层直到绝缘夹层270的上表面可以被暴露。

因此，第一电极310可以形成在金属硅化物图案300上以填充第四开口280，第二电极320可以形成在第一杂质区110上以填充第五开口285。在第四开口280中的合并的第二杂质区290下方的空间不必用金属硅化物图案300和第一电极310填充，因而形成气隙330。

在本发明的一示例性实施方式中，在绝缘夹层270中的第四开口280中形成第二杂质区290之后，金属硅化物图案300和第一电极310可以在第四开口280中形成，因而第二杂质区290的上表面可以保持其原始形状。因此，第二杂质区290与金属硅化物图案300和第一电极310之间的接触面积可以增大，这可以减小它们之间的电阻。

然而，在比较示例中，在形成第二杂质区290和覆盖第二杂质区290的绝缘夹层270之后，暴露第二杂质区290的第四开口280可以被形成，并且金属硅化物图案300和第一电极310可以在第四开口280中形成。在这种情况下，当形成第四开口280时，第二杂质区290的上部可被蚀刻，使得第二杂质区290的上表面不必保持其原始形状，而是可以被平坦化，因而第二杂质区290与金属硅化物图案300和第一电极310之间的接触面积会减小，因而增大了它们之间的电阻。

第一电极310和第二电极320的每个可以包括金属图案和覆盖金属图案的底部和侧壁的阻挡图案。

接触插塞和上布线可以在第一电极310和第二电极320上形成，因而完成根据本发明的一示例性实施方式的半导体器件。

图14是示出根据本发明的一示例性实施方式的半导体器件的剖视图。除了第一杂质区、第一扩散控制图案和间隔物之外，下面参照图14描述的该半导体器件可以与以上参照图1描述的半导体器件基本相同或相似。因此，同样的附图标记可以指下面同样的元件，并且下面可以省略重复的描述。

参照图14，第一扩散控制图案125可以形成在衬底100上，并且多个第一扩散控制图案125可以在第二方向上形成。顺序地堆叠在每个第一扩散控制图案125上的沟道135和第二扩散控制图案145可以形成鳍结构。

第一杂质区110可以在鳍结构之间形成于衬底100的上部处，并且多个第一杂质区110可以在第二方向上形成。掺杂在第一杂质区110中的第一杂质可以(例如沿着与衬底100的上表面正交的方向)向上扩散，使得每个第一扩散控制图案125的下部可以包括第一杂质。

间隔物230可以覆盖沟道135的下部和第一扩散控制图案125的侧壁，并且可以形成在第一杂质区110和隔离图案105上。

在本发明的一示例性实施方式中，第二长度l2和第三长度l3可以分别由第二扩散控制图案145和第一扩散控制图案125控制。第一杂质扩散到的高度在多个vfet中的分布可以减小，使得第三长度l3可以具有基本上恒定的值或相对小的变化。同样地，第二杂质扩散到的深度在多个vfet中的分布可以减小，使得第二长度l2可以具有基本上恒定的值或相对小的变化。

因此，第二长度l2和第三长度l3的每个可以在多个vfet中具有基本上恒定的值或相对小的变化，包括所述多个vfet的半导体器件可以具有提高的速度和可靠性。

图15至20是示出根据本发明的一示例性实施方式的制造半导体器件的方法的剖视图。下面参照图15至20描述的方法可以包括与以上参照图2至13描述的工艺基本相同或相似的工艺，因而下面可以省略重复的描述。

参照图15，可以执行与以上参照图2描述的工艺基本相同或相似的工艺。然而，不必形成第一杂质区110。

参照图16，可以执行与以上参照图4描述的工艺相似的工艺。

然而，在使用掩模155作为蚀刻掩模的蚀刻工艺中形成的第一开口160可以延伸穿过第一扩散控制层120的下部，因而第一扩散控制层120可以被分成多个第一扩散控制图案125。

参照图17，可以执行与以上参照图5和6描述的工艺基本相同或相似的工艺。

因此，初始鳍结构中的一些可以被去除以形成第二开口190和第三开口195，并且衬底100的由第二开口190暴露的上部可以被去除，并用隔离图案105填充。

在本发明的一示例性实施方式中，隔离图案105可以具有与衬底100的顶表面基本上共平面的顶表面；然而，本发明的示例性实施方式不限于此。

参照图18，在去除第一蚀刻掩模170和第三蚀刻掩模200之后，可以执行以上参照图7描述的用于形成间隔物230的第一图案210的工艺。

可以执行以上参照图2描述的用于形成第一杂质区110的离子注入工艺。第一杂质区110可以通过离子注入工艺在初始鳍结构之间形成于衬底100的上部处，因而多个第一杂质区110可以在第二方向上彼此间隔开地形成。

参照图19，可以执行以上参照图3描述的热处理工艺以激活第一杂质区110。

因此，掺杂在第一杂质区110中的第一杂质可以在垂直方向和水平方向两者上扩散。然而，第一杂质的向上扩散可以由各沟道135下方的第一扩散控制图案125防止或控制，因而第一杂质可以在每个第一扩散控制图案125中扩散到给定高度。

当与不形成第一扩散控制图案125的情况相比时，可以减小第一杂质的向上扩散的程度，也可以减小第一杂质区110的第一杂质的向上扩散的分布。因此，第一杂质在各个第一扩散控制图案125中扩散到的高度可以是基本上恒定的或者可以具有相对小的变化。

第一扩散控制图案125的下部还可以通过热处理工艺而包括第一杂质区110的第一杂质。

参照图20，可以执行以上参照图7描述的用于形成间隔物230的第二图案220的工艺。

再次参照图14，可以执行与以上参照图8至13和图1描述的工艺基本相同或相似的工艺，从而完成根据本发明的一示例性实施方式的半导体器件。

根据本发明的一示例性实施方式的半导体器件可以应用于例如cpu、mpu或ap的逻辑器件，例如sram或dram的易失性存储器件，或例如闪速存储器件、pram、mram或rram的非易失性存储器件。

虽然已经具体显示和描述了示例实施方式，但是本领域普通技术人员将理解，可以在其中进行形式和细节上的变化而不背离本发明的精神和范围。

本申请要求享有2017年9月11日向韩国知识产权局(kipo)提交的韩国专利申请第10-2017-0116126号的优先权，其公开通过引用全文合并于此。