半导体封装件的制法
【技术领域】
[0001]本发明涉及一种半导体封装件的制法,尤指一种具扇出(Fan-OUt)线路结构及防翘曲的半导体封装件的制法。
【背景技术】
[0002]随着电子产业的蓬勃发展，电子产品也逐渐迈向多功能、高性能的趋势。为了满足半导体封装件微型化(miniaturizat1n)的封装需求,发展出晶圆级封装(Wafer LevelPackaging, WLP)的技术。
[0003]如图1A至图1D，为现有晶圆级半导体封装件I的制法的剖面示意图。
[0004]如图1A所示,形成一热化离型胶层(thermal release tape)ll于一承载件10上。
[0005]接着，置放多个半导体组件12于该热化离型胶层11上，该些半导体组件12具有相对的主动面12a与非主动面12b，各该主动面12a上均具有多个电极垫120，且各该主动面12a粘着于该热化离型胶层11上。
[0006]如图1B所示，藉由贴膜机压合干膜的方式，以形成一封装胶体13于该热化离型胶层11上，以包覆该半导体组件12。
[0007]如图1C所示，进行烘烤制程以硬化该封装胶体13，而同时该热化离型胶层11因受热后会失去粘性，所以可一并移除该热化离型胶层11与该承载件10，以外露该半导体组件12的主动面12a。
[0008]如图1D所示,进行线路重布层(Redistribut1n layer, RDL)制程,其形成一线路重布结构14于该封装胶体13与该半导体组件12的主动面12a上，令该线路重布结构14电性连接该半导体组件12的电极垫120。
[0009]接着，形成一绝缘保护层15于该线路重布结构14上，且该绝缘保护层15外露该线路重布结构14的部分表面，以供结合如焊球的导电组件16。
[0010]然而，现有半导体封装件I的制法中，由于该承载件10的版面尺寸(Panel size)过大，当该承载件10移除后会造成该封装胶体13翅曲(warpage)过大(如图1C所示的封装胶体13’，其高低差h为15 mm)而导致后续RDL无法作业，即该线路重布结构14与该半导体组件12的电极垫120间的对位将产生偏移，当该承载件10的尺寸越大时，各该半导体组件12间的位置公差也随之加大，而当偏移公差过大时，将使该线路重布结构14无法与该电极垫120连接。故而，对该线路重布结构14与该半导体组件12间的电性连接造成极大影响，因而造成良率过低及产品可靠度不佳等问题。
[0011]因此，如何克服上述现有技术的问题，实已成目前亟欲解决的课题。
【发明内容】
[0012]鉴于上述现有技术的种种缺失，本发明的主要目的为提供一种半导体封装件的制法，当移除该承载件后能平衡该封装材的应力，使后续线路重布结构的制程能顺利进行。
[0013]本发明的半导体封装件的制法，包括:提供一封装结构，其包含承载件、设于该承载件上的至少一半导体组件、及形成于该承载件上且包覆该半导体组件的封装材；结合一承载结构于该封装结构的封装材上；以及移除该封装结构的承载件。
[0014]前述的制法中，该半导体组件具有相对的主动面与非主动面，该主动面上具有多个电极垫，且该半导体组件以其主动面结合于该承载件上。
[0015]前述的制法中，该封装材以压合或模压方式形成于该承载件上。
[0016]前述的制法中，该承载结构包含设于该封装材上的支撑件、及设于该支撑件上的应力缓冲材，例如，该支撑件以结合层结合于该封装材上，且该应力缓冲材与该封装材为相同材质或不同材质。
[0017]前述的制法中，藉由调整该承载结构的厚度，以于移除该承载件后，使该封装材保持应力平衡。
[0018]前述的制法中，还包括于移除该承载件后，形成一线路重布结构于该封装材与该半导体组件上，且该线路重布结构电性连接该半导体组件，并于形成该线路重布结构后，再移除该承载结构。
[0019]由上可知，本发明的半导体封装件的制法，藉由该承载结构形成于该封装材上，以当移除该承载件后，能平衡该封装材的应力，所以相较于习知技术，本发明的制法能大幅降低整体结构的翘曲，例如将高低差d由15 mm降为0.48 mm，使后续RDL制程可顺利进行。
【附图说明】
[0020]图1A至图1D为现有半导体封装件的制法的剖面示意图；以及
[0021]图2A至图2H为本发明的半导体封装件的制法的剖面示意图。
[0022]符号说明
[0023]I, 2半导体封装件
[0024]10, 20承载件
[0025]11热化离型胶层
[0026]12，22半导体组件
[0027]12a, 22a主动面
[0028]12b, 22b非主动面
[0029]120，220电极垫
[0030]13，13’封装胶体
[0031]14,24线路重布结构
[0032]15，25绝缘保护层
[0033]16, 26导电组件
[0034]2a封装结构
[0035]21粘着层
[0036]23封装材
[0037]240介电层
[0038]241线路层
[0039]242导电盲孔
[0040]243电性接触垫
[0041]27承载结构
[0042]270支撑件
[0043]271应力缓冲材
[0044]28结合层
[0045]h高低差
[0046]S切割路径
[0047]t，t’，t” 厚度。
【具体实施方式】
[0048]以下藉由特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点及功效。
[0049]须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，所以不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”及“一”等的用语，也仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本发明可实施的范畴。
[0050]图2A至图2H为本发明的半导体封装件2的制法的剖面示意图。
[0051]如图2A所示，设置多个半导体组件22于一承载件20上，再形成封装材23于该承载件20上的粘着层21上，以包覆该些半导体组件22，以形成一封装结构2a。
[0052]于本实施例中，该承载件20为如晶圆、硅板的半导体基板或玻璃基板，且该承载件20藉由其表面上的粘着层21，以结合该些半导体组件22。
[0053]此外，该粘着层21为热化离型胶层(thermal release tape)。
[0054]又，该半导体组件22具有相对的主动面22a与非主动面22b，该主动面22a上具有多个电极垫220，且该半导体组件22以其主动面22a结合该粘着层