屏蔽区112被定位为使得屏蔽区的顶表面大致位于栅氧化层的底部 下方Lg/1.5至Lg/5的距离处（其中Lg为栅长度）。虽然也可W在STI(shallow trench isolation,浅沟槽隔离）之后实施屏蔽区112的形成，但是屏蔽区优选在STI之前形成。棚 炬)、铜（I)、或其他P型材料可用于NM0S屏蔽区材料。神（As)、铺（Sb)、或磯（巧或者其它 的N型材料可用于PM0S屏蔽区的材料。屏蔽区112被认为重渗杂有大量的渗杂浓度，其在 约5X 1018至5X 10 2°渗杂剂原子/cm3之间变化。一般而言，如果屏蔽区112渗杂剂水平在 范围的较高端，屏蔽区112可W同时用作阔值电压设定区。
[0029] 虽然可W具有例外，但是在一般情况下，期望采取措施来抑制或者至少控制渗杂 剂从屏蔽区向上迁移。在放置屏蔽区渗杂剂之后出现的所有工艺步骤优选在选定的热预算 内执行。此外，在相继的工艺中，对于在随后的工艺中趋向于迁移的那些渗杂剂或对于使用 更高温度时的灵活性，可W在屏蔽区上或在屏蔽区之内结合错（Ge)、碳（C)、或其它的渗杂 剂迁移阻力层，W减小渗杂剂向上迁移。可W通过离子注入法、原位渗杂外延生长或其它的 工艺形成渗杂剂迁移阻力层。
[0030] 可选的阔值电压设定区111通常定位在屏蔽区112的上方。阔值电压设定区111 可W与屏蔽区相邻结合到屏蔽区的中，或者与屏蔽区竖直偏置。在某些实施例中，阔值电压 设定区111通过注入到屏蔽区112、S角（delta)渗杂、受控原位沉积、或原子层沉积形成。 在替代的实施例中，可W通过使用预定的热循环配方将渗杂材料从屏蔽区112受控地向外 扩散到未渗杂的外延娃层的方式形成阔值电压设定区111。通过限定适于实现器件期望的 阔值电压的阔值电压设定区111的渗杂浓度和厚度，获得阔值电压。注意，如果屏蔽区112 的浓度足够高，那么该样的屏蔽区112可W同时用作阔值电压设定区，并且不需要单独的 阔值电压设定区。优选将阔值电压设定区111制造为栅极电介质128下方的限定距离，使 得基本未渗杂沟道层直接与栅极电介质128相邻。考虑到阔值电压设定区111相对于栅极 的位置，用于阔值电压设定区111的渗杂浓度取决于期望的用于器件的阔值电压。阔值电 压设定区111可W具有约IX l〇is渗杂剂原子/cm3至约1X10 I9渗杂剂原子每cm3之间的渗 杂浓度。另一方面，阔值电压设定区111可W被设计为渗杂浓度约为屏蔽区112的渗杂浓 度的立分之一至二分之一。
[0031] 虽然可W使用选择的外延沉积，但是优选W整体外延娃沉积的方式形成沟道的最 终层。在屏蔽区112和可选的阔值电压设定区111的上方构造沟道110,其具有适合器件的 电气规格的选定厚度。基本未渗杂的沟道区域110的厚度通常从约5-25nm的范围内变化， 其中，较厚的未渗杂的沟道区域110用于较低的Vt器件。为了实现期望的最终未渗杂的沟 道区域110的厚度，可W使用热循环W使得渗杂剂从屏蔽区112向外扩散到外延层的一部 分，W导致所形成的外延娃的一部分具有一定程度的渗杂浓度，使得向外扩散的渗杂浓度 能够用作具有相对较薄的未渗透沟道区域110的阔值电压设定区111。为了控制渗杂剂向 外扩散通过各种器件类型的程度，在选定的器件中可W利用由C、Ge、或类似物制成的迁移 阻力层。优选在执行整体外延沉积之后并且在形成沟道区域110之后形成隔离结构，但是 隔离结构还可W提前形成，尤其当选择的外延用于形成沟道区域110时。
[0032] 通过使用常规制造方法形成栅极堆叠部102 W及LDD 132、垫片130、和源极104 与漏极106结构，来完成DDC晶体管100,栅极堆叠部可W为多晶娃栅极或金属栅极，应注 意，热预算保持在选定的约束内，W避免渗杂剂从先前形成的屏蔽区和阔值电压设定区111 的不期望的迁移。在常规的场效应晶体管（FET)中，通常通过将"阔值电压注入物"直接注 入到沟道中设定阔值电压，从而将阔值电压升高到可接受的水平，该阔值电压减小晶体管 亚阔值漏，同时仍然允许晶体管快速导通。阔值电压注入通常导致渗杂剂渗透通过整个沟 道区域。另一方面，在常规FET中，也可W通过各种被称为"环"注入、高角度注入、或环型 注入的技术设定阔值电压（Vt)。该些注入在晶体管源极和漏极附近建立了局部的、梯度的、 延伸到沟道中一定距离的渗杂剂分布。环注入和沟道注入的两者将渗杂剂引入到沟道，从 而导致沟道中的渗杂剂的随机波动，其能够影响用于器件的实际阔值电压。该些常规的阔 值电压设定方法导致在晶体管之间W及在晶体管阵列之内不期望的阔值电压变化。此外， 该些常规的阔值电压设定方法降低了器件的迁移率和沟道跨导。
[0033] 屏蔽区112提供了能够用于容纳本体偏置的强本体。连接部126可W形成到DDC 晶体管的屏蔽区112, W对阔值压力提供进一步控制。施加的偏置可W是反向偏置或正向 偏置，并且能够导致阔值电压显著变化。偏置可W是静态的或动态的，并且能够施加到隔 离的晶体管，或者施加到共享共同的阱的晶体管的群组。偏置可W是静态的W将阔值电压 设定在固定的设定点，或者偏置可W是动态的W改变晶体管的操作条件或需求。名称为 "Electronic Devices and Systems， and Methods for Making and Using the Same"的 正在申请中的美国专利No. 8, 273,617公开了各种合适的偏置技术，其全部公开内容通过 引用结合于此。
[0034] 在上述引用的美国专利No. 8, 273,617、Lucian Shifren等人于2010年9月 30 日提交的名称为"Advanced Transistors with "T虹eshold Voltage Set Dopant Struc1:ures"的美国专利申请序列 No. 12/895, 785、名称为"Advanced Transistors with Punch T虹ou曲Suppression"的美国专利No. 8, 421, 162、于2010年12月17日提交的名 称为"Low Power Semiconductor Transistor Structure and Method of Fabrication 化ereof"的美国专利申请序列No. 12/971，834、W及于2010年12月17日提交的发明名 称为"Transistor with Threshold Voltage Set Notch and Method of Fabrication 化ereof"的美国专利申请序列No. 12/971，955中也公开了适于在DDC晶体管中使用的晶体 管结构和制造的其它示例，该些文献各自的内容全部通过引用结合于此。
[0035] 当DDC晶体管的栅极长度缩小时，基本未渗杂的外延层的厚度通常缩小，W对沟 道保持静电控制。然而，对于DDC晶体管结构，在没有缩放LDD结的深度的情况下缩放基本 未渗杂的外延层的厚度能够导致短沟道控制的损失。此外，当缩放基本未渗杂的外延层的 厚度时，没有缩放L孤结的深度还可W导致亚阔值漏电流增加并且L孤结至屏蔽区之间的 距离减小。例如，对于具有20nm的栅极长度的DDC晶体管来说，仅通过缩放基本未渗杂的外 延层的厚度，不可能满足lOOmV/V的DI化目标和/或lOOmV/dec的亚阔值摆幅目标（swing target)〇
[0036] 如果当基本未渗杂的外延层的厚度缩放时缩小源极/漏极延伸的结深，可W降低 缩小的DDC晶体管上的短沟道效应。该部分是由于该样的事实：当源极漏极结深减小时，源 极至漏极的电场线可能将会连接，导致短沟道控制增强W及短沟道效应降低。通常，当源极 漏极延伸的结深减小时，DI化和亚阔值摆幅（swing)的两者降低。例如，对于具有20nm的 栅极长度的DDC晶体管来说，除了通过将基本未渗杂的外延层缩放到5nm之外，还可W通过 将源极漏极延伸的结深缩放到5nm，满足lOOmV/V的目标DI化和lOOmV/dec的目标亚阔值 摆幅。
[0037] 然而，当L孤结深Xj缩小时，L孤区域的阻力指数增加，并且从而成为用于输送影 响晶体管的电气性能的高驱动电流的瓶颈。如图2A所示，在一个实施例中，可W包括具有 深源极210和深漏极212 W及与栅极205相邻的源极/漏极延伸区210-T、212-T的起始点 DDC晶体管200。DDC晶体管200可W包括优选与屏蔽区217相邻定位并且位于屏蔽区217 下方的抗穿通区域219,屏蔽区反过来优选与阔值电压设定区215相邻定位并且位于阔值 电压设定区215的下方，所有该些通过未渗杂的娃层与栅极205分离。在图2B中，提供了 具有深源极230和深漏极232的替代的DDC晶体管202,深源极230和深漏极232与图2A 中的源极210和漏极212相比具有更大的竖向长度。DDC晶体管202还示出为具有抗穿通 区域239,抗穿通区域优选与屏蔽区237相邻定位并且位于屏蔽区237的下方，屏蔽区反过 来优选与阔值电压设定区235相邻定位并且位于阔值电压设定区的下方，所有该些通过未 渗杂娃层与栅极225分离。孤C晶体管202还示出为具有邻近栅极225的升高的源极/漏 极延伸区230-T、232-T。根据通过源极/漏极延伸区域230-T、232-T的升高和变厚的影响 所提供的期望的电气特性，升高的源极/漏极延伸区230-T、232-T可W比标准值厚一定的 百分比（大约20%-100%厚），W便影响期望的结深，同时物理缩放全部晶体管尺寸。升高 的源极/漏极延伸区230-T、232-T可W W多种不同的方式形成，包括但不限于；a)使用标 准离子注入技术形成初始源极/漏极延伸区210-T、212-T，W及通过在外延娃沉积的作用 下将厚度加入到初始源极/漏极区域210-T、212-T形成升高的源极/漏极延伸区230-T、 232-T ;b)形成如参照图8更全面描述的嵌入式栅极结构，并且在嵌入式栅极结构周围有效 地形成"升高