细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0048]应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
[0049]应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
[0050]空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
[0051]在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
[0052]这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
[0053]为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的集成电路及其制造方法。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0054]实施例一
[0055]本发明实施例提供一种集成电路，在复合半导体衬底的牺牲层内设置有位于晶体管下方的空腔，可以隔离晶体管与复合半导体衬底(主要指第一半导体衬底)，因而可以降低晶体管的源极、漏极和栅极以及互连线与复合半导体衬底(主要指第一半导体衬底)之间的寄生耦合作用，减小因基板耦合效应产生的寄生电容，提高集成电路的性能。
[0056]下面，参照图1来描述本发明实施例提出的集成电路的结构。其中，图1为本发明实施例的一种集成电路的结构的一种示意性剖视图。
[0057]如图1所示，本实施例的集成电路包括复合半导体衬底100以及位于复合半导体衬底100上的晶体管107。其中，复合半导体衬底100包括第一半导体衬底1001、位于第一半导体衬底1001之上的牺牲层1002、位于牺牲层1002之上的绝缘层1003以及位于绝缘层1003之上的第二半导体衬底1004。晶体管107形成于第二半导体衬底1004之上，晶体管107的底部由绝缘层1003所隔离，不同的晶体管107之间由位于第二半导体衬底1004内的浅沟槽隔离102所隔离。其中，复合半导体衬底100的牺牲层1002内设置有空腔1051，所述空腔1051位于晶体管107的下方，并且，相邻的空腔1051之间由隔离插塞106所隔离。
[0058]在本实施例中，晶体管107的底部是指晶体管的栅极所在的一侧，顶部是指晶体管的与底部相对的一侧。
[0059]示例性地，牺牲层1002的材料为单晶锗硅(SiGe)或多晶锗硅(SiGe)，优选为多晶错娃。
[0060]示例性地，空腔1051的上部与底部分别与所述绝缘层1002以及所述第一半导体衬底1001相邻接，并且，相邻的所述空腔1051之间由隔离插塞106所隔离，如图1所示。当然，空腔1051也可以采取其他任何可行的方案进行设置，例如，空腔1051可以仅设置于牺牲层1002的内部，并且空腔1051的各个侧壁以及上壁、下壁均为牺牲层1002自身。
[0061]可选地，空腔1051的高度为100nm-4um，进一步的，空腔1051的高度为lum_2um。
[0062]其中，空腔1051内部可以为真空或接近真空的状态，也可以填充有气体。优选地，空腔1051内部为真空或接近真空。
[0063]其中，隔离插塞106贯穿浅沟槽隔离102和绝缘层1003，并且隔离插塞106的下端与第一半导体衬底1001相抵顶,如图1所不。
[0064]示例性地，隔离插塞106的材料可以为氧化硅(Si02)、掺氟硅酸盐玻璃(FSG)、高密度等离子体氧化物(HDP oxide)或低k介电材料。其中，低k介电材料一般指k〈4的介电材料。
[0065]进一步地，该集成电路还包括设置于第二半导体衬底1004的上方并覆盖晶体管107的第一体介电层108，其中，晶体管107的顶部被所述第一体介电层108所隔离。
[0066]其中，第一体介电层108的材料为氧化硅(Si02)、掺氟硅酸盐玻璃(FSG)、高密度等离子体氧化物(HDP oxide)或低k介电材料。
[0067]可选地,所述第一体介电层108和所述隔离插塞106的材料相同。
[0068]示例性地，绝缘层1003为氧化物层或其他合适的材料。
[0069]可选地，第一半导体衬底1001可以为硅衬底或玻璃衬底。第二半导体衬底1004可以为单晶硅衬底或多晶硅衬底。
[0070]可选地，晶体管107为金属氧化物半导体场效应晶体管(MOS FET)。
[0071]本实施例的集成电路可以为各种半导体集成电路，例如:其可以为射频开关器件；也可以为包括射频开关器件的射频前端模块(RF FEM)，并且晶体管107为所述射频开关器件中的晶体管。
[0072]本发明实施例的集成电路，除包括晶体管107外，还可以包括图1中未示出的其他部件，例如MEMS器件、集成无源器件(Iro)等，此次不再赘述。关于晶体管107以及其他部件的具体结构等，本领域的技术人员可以根据实际需要参照现有技术进行选择，此处不再赘述。
[0073]本实施例的集成电路，由于在复合半导体衬底100的牺牲层1002内设置有位于晶体管107下方的空腔1051，可以隔离晶体管107与复合半导体衬底100(主要是隔离晶体管107与第一半导体衬底1001)，因此可以降低晶体管107的源极、漏极和