限定。
[0101] 所述导电性氧化物层优选由选自In、Ga、Zn及Sn中的1种以上的元素和0构成。 作为导电性氧化物例如ITO、IZ0是代表性的，还可以使用ZA0(A1添加ZnO)、GZ0(Ga添加 ZnO)等。优选为 ITO(In-Sn-O)、IZO(In-Zn-O)。
[0102] 所述导电性氧化物层优选为非晶结构。这是由于若为多晶则由于湿蚀刻而产生残 渣，或蚀刻容易变得困难，但若为非晶结构则难以产生这些问题。
[0103] 如图2(a)中示意性所示，在氧化物半导体层4上形成的所述源-漏电极5除了形 成导电性氧化物层11的单层之外，还可以如后述的图2(b)~（e)所示，为包含导电性氧化 物层11的层叠结构。
[0104] 构成所述源-漏电极的所述导电性氧化物层的膜厚在仅导电性氧化物层（单层） 的情况下，可以设为10~500nm，在导电性氧化物层与在下述详述的X层的层叠的情况下可 以设为10~l〇〇nm。
[0105] 使所述源-漏电极为层叠结构的情况下，所述源-漏电极如图2(b)示意性所示， 可以设为如下层叠结构：
[0106] 所述导电性氧化物层11 ;和
[0107] 包含选自六1、&1^0、〇、!1、1&及1中的1种以上的元素的1层以上的金属层（父 层）（符号X)。
[0108] 需要说明的是，在源-漏电极为单层或叠层的任一种情况下，都优选导电性氧化 物层与第1氧化物半导体层直接接合。
[0109] 导电性氧化物与金属材料相比电阻率高。因此，从降低源-漏电极的电阻的观点 出发，推荐将源-漏电极如上所述设为所述导电性氧化物层；和金属层（X层）的层叠结构。
[0110] 所述"包含1种以上的元素"包括由该元素构成的纯金属以及以该元素为主成分 (例如50原子％以上）的合金。
[0111] 作为所述X层，若使其包含选自纯A1层、A1合金层、纯Cu层及Cu合金层中的1 个以上的金属层（XI层，以下有时将纯A1层和A1合金层统称为"A1系层"，将纯Cu层和Cu 合金层统称为"Cu系层"），则能够进一步降低源-漏电极的电阻，因而优选。
[0112] 作为所述XI层，若使其包含A1合金层，则能够防止该层的加热导致的凸起 (hillock)，提高耐蚀性，提高与和源-漏电极连接的像素电极（IT0、IZ0)的电接合性。作 为该A1合金层，使用包含优选0. 1原子％以上、更优选0. 5原子％以上、且优选6原子％以 下的选自附、(：〇、(：11、66、了&、]\1〇、1^、21'、11、恥、1及稀土元素中的1种以上的元素的41合 金层为宜。这种情况下，余量为A1及不可避免的杂质。上述稀土元素是指包含镧系元素 (从La到Lu的15种元素）以及Sc(钪）和Y(钇）的意思。
[0113] 作为该A1合金层，特别如下述所示，更优选使用符合目的的A1合金层。
[0114] (i)为了提高A1合金层的耐蚀性、耐热性，作为合金元素，优选包含Nd、La、Y等稀 土元素、了 &、21'、恥、1^〇、批等高熔点金属元素。这些元素的含量可以从了?1'的制造工艺 温度和配线电阻值出发调整最适合的量。
[0115] (ii)为了提高A1合金层与像素电极的电接合性，作为合金元素，优选含有Ni、Co。 通过进一步含有Cu、Ge，能够使析出物细微化，能够进一步提高耐蚀性、电接合性。
[0116] 所述XI层的厚度可以设为例如50~500nm。
[0117] 另外，作为所述X层，可以包含含有选自Mo、Cr、Ti、Ta及W中的1种以上的元素 的金属层（X2层）。该X2层一般被称为阻挡金属（层）。所述X2层如下述详述，有助于电 接合性等的提尚。
[0118] 所述X2层在组合使用导电性氧化物层和)(1层的情况下，为了提高这些层的密合 性和电接合性、防止相互扩散，可以在这些层之间形成。
[0119] 具体来说，在使用导电性氧化物层、和作为XI层的A1系层的情况下，为了在加热 导致的A1系层的凸起防止、在之后的工序中提高与和源-漏电极连接的像素电极（IT0、 IZ0)的电接合性，可以在导电性氧化物层与A1系层之间形成X2层。
[0120] 另外，在使用导电性氧化物层、和作为XI层的Cu系层的情况下，为了抑制上述Cu 系层表面的氧化，可以在它们之间形成X2层。
[0121] 另外，如后述的形态（III)，也可以在XI层的氧化物半导体层侧和相反侧的双方 形成X2层。
[0122] X2层（阻挡金属层）的厚度可以设为例如50~500nm。
[0123] 作为所述X层的形态，除了仅由XI层（单层或叠层）构成的情况以外，还可以举 出组合XI层（单层或叠层）与X2层（单层或叠层）的情况。
[0124] X层为XI层与X2层的组合的情况下，作为源-漏电极的形态，具体来说可以举出 下述⑴~（III)的形态。
[0125] (I)如图2(c)所示，具有从氧化物半导体层4侧开始依次为导电性氧化物层11 ; X2层（符号X2);和XI层（符号XI)的层叠结构的形态
[0126] (II)如图2(d)所示，具有从氧化物半导体层4侧开始依次为导电性氧化物层11 ; XI层（符号XI);和X2层（符号X2)的层叠结构的形态
[0127] (III)如图2(e)所示，具有从氧化物半导体层4侧开始依次为导电性氧化物层 11 ;X2层（符号X2) ;X1层（符号XI);和X2层（符号X2)的层叠结构的形态
[0128] 另外，作为所述源_漏电极，通用的是由选自Mo、Cr、Ti、Ta及W中的1种以上的 元素构成的阻挡金属层。但是在源-漏电极的表面（与基板相反侧的表面）由上述阻挡金 属层构成的情况下，通过进行上述氧化处理，电极的表面、经蚀刻加工的端部被氧化而形成 厚的氧化膜，容易发生TFT特性（特别是静特性）的劣化、与上层（保护膜等）的密合性降 低导致的膜剥落。进而，还有产生类似于以下的问题的情况。例如作为所述阻挡金属层，一 般使用纯Mo膜单层、纯Mo/纯A1/纯Mo这3层结构的层叠膜，将这些膜用于源-漏电极的 情况下，在源-漏电极加工工序中的水洗工序中，有时氧化物（例如Mo氧化物）溶于水，而 在玻璃基板表面（未被栅极绝缘膜覆盖的部分）、源-漏电极表面存在上述氧化物的残渣。
[0129] 该氧化物（例如Mo氧化物）的残渣成为漏电流增加的原因，并且，还成为招致作 为比源_漏电极更上层而成膜的保护绝缘膜、光致蚀刻剂等与源-漏电极的密合性的降低， 上述保护绝缘膜等剥落的原因。
[0130] 通过上述理由，本发明人等发现，作为源-漏电极而言，从氧化物半导体层侧开始 依次设为阻挡金属层（例如纯Mo层）和A1合金层的层叠膜即可。若成为上述层叠膜，则 能够极力减少上述源-漏电极加工工序中的水洗工序中的纯Mo层的露出量，其结果是，能 够抑制水洗处理导致的Mo氧化物的溶解。另外，能够使构成源-漏电极的阻挡金属层（例 如纯Mo层）的膜厚比该阻挡金属层单层的情况下更相对地薄。其结果是，能够抑制与氧化 物半导体直接接触部分的上述氧化物的成长，不会使TFT的静特性劣化（特别是不会使S 值增加），能够提尚光应力耐受性。
[0131] 作为所述源-漏电极中的A1合金层，优选
[0132] 合计包含0. 1~4原子％的A组元素：选自Ni和Co中的1种以上的元素的A1合 金层；
[0133] 代替上述A组元素，或与上述A组元素同时，
[0134] 合计包含0. 05~2原子％的B组元素：选自Cu和Ge中的1种以上的元素的A1 合金层。以下，对该A1合金层进行说明。
[0135] 源-漏电极的表面（与基板相反侧的面）的一部分与作为像素电极使用的IT0膜、 IZ0膜等透明导电性氧化物膜直接接合。上述源-漏电极的表面若为纯A1，则在该纯A1与 上述透明导电性氧化物膜之间形成氧化铝的绝缘膜，存在不能取得欧姆接触而接触电阻上 升的风险。
[0136] 本发明中，作为构成源_漏电极的表面（与基板相反侧的面）的A1合金层，优选 使其包含上述A组元素：选自Ni和Co中的1种以上的元素。由此，在A1合金层与所述像 素电极（透明导电性氧化物膜）的界面，能够使Ni、Co的化合物析出，降低与上述透明导电 性氧化物膜直接接合时的接触电阻。而且其结果是，能够省略由上述纯Mo/纯A1/纯Mo这 3层结构的层叠膜构成的源-漏电极的上部阻挡金属层（纯Mo层）。为了发挥该效果，优 选将上述A组元素的总含量设为0. 1原子％以上。更优选为0. 2原子％以上，进一步优选 为0. 4原子％以上。另一方面，上述A组元素的总含量若过多，则A1合金层的电阻率变高， 因此优选设为4原子％以下。更优选为3. 0原子％以下，进一步优选为2. 0原子％以下。
[0137] 上述B组元素Cu、Ge是对提高A1基合金膜的耐蚀性有效的元素。为了发挥该效 果，优选将上述B组元素的总含量设为0. 05原子％以上。更优选为0. 1原子％以上，进一 步优选为0. 2原子％以上。另一方面，上述B组元素的总含量若过多，则A1合金层的电阻 率变高，因此优选设为2原子％以下。更优选为1原子％以下，进一步优选为0. 8原子％以 下。
[0138] 所述 A1 合金层可以进一步包含选自由 Nd、Y、Fe、Ti、V、Zr、Nb、Mo、Hf、Ta、Mg、Cr、 皿11、1?11、诎、？(1、11'、？扒1^、6(1、113、〇7、51'、5111、66及祀构成的组（(：组）中的至少1种元素 (C组元素）。
[0139] 上述C组元素是提高A1合金层的耐热性、对防止在该A1合金层的表面形成的凸 起有效的元素。为了发挥该效果，优选将C组元素的总含量设为0.1原子％以上。更优选 为0.2原子％以上，进一步优选为0.3原子％以上。另一方面，C组元素的总含量若过多， 则A1合金层的电阻率变高，因此优选设为1原子％以下。更优选为0. 8原子％以下，进一 步优选为〇. 6原子％以下。
[0140] 上述C组元素中，优选为选自Nd、La及Gd中的至少1种元素。
[0141] 作为所述A1合金层，可以举出包含上述A组元素、上述A组元素+上述B组元素、 上述A组元素+上述C组元素、上述A组元素+上述B组元素+上述C组元素、上述B组元 素、或上述B组元素+上述C组元素，余量包含A1及不可避的杂质的A1合金层。
[0142] 所述阻挡金属层的膜厚从膜厚的均匀性的观点出发优选为3nm以上。更优选为 5nm以上，进一步优选为10nm以上。但是若过厚，则阻挡金属相对于总膜厚的比例变多而配 线电阻增加。因此，所述膜厚优选为l〇〇nm以下，更优选为80nm以下，进一步优选为60nm 以下。
[0143] 从配线的低电阻化的观点出发，所述A1合金层的膜厚优选为100nm以上。更优选 为150nm以上，进一步优选为200nm以上。但是若过厚，则需要成膜、蚀刻加工花费的时间 而产生制造成本增加这样的问题，因此，优选为l〇〇〇nm以下，更优选为800nm以下，进一步 优选为600nm以下。
[0144] 从阻挡金属的阻挡性的观点出发，阻挡金属层相对于总膜厚的膜厚比优选为0. 02 以上，更优选为0.04以上，进一步优选为0.05以上。但是上述膜厚比若过大，则配线电阻 增加，因此上述膜厚比优选为0. 5以下，更优选为0. 4以下，进一步优选为0. 3以下。
[0145] 以下，边参照图3边对包括上述氧化处理的本发明的TFT的制造方法进行说明。上 述图3和以下的说明示出本发明的优选实施方式的一例，并没有限定于此的意思。
[0146] 上述图3中，在基板1上形成有栅电极2和栅极绝缘膜3,在其上形成有第2氧化 物半导体层4B。在第2氧化物半导体层4B上形成有第1氧化物半导体层4A，进一步在其 上形成有源-漏电极5,在其上形成有保护膜（绝缘膜）6,透明导电膜8通过接触孔7与漏 电极5电连接。
[0147] 在基板1上形成栅电极2和栅极绝缘膜3的方法没有特别限定，可以采用通常使 用的方法。另外，栅电极2和栅极绝缘膜3的种类也没有特别限定，可以使用通用的栅电极 和栅极绝缘膜。例如作为栅电极2,可以优选使用电阻率低的Al、Cu金属；耐热性高的Mo、 Cr、Ti等高熔点金属；或它们的合金。另外，作为栅极绝缘膜3,可以代表性地例示出硅氮化 膜（SiN)、硅氧化膜（Si0 2)、硅氧氮化膜（SiON)等。除此之外，还可以使用A1203、Y20 3等氧 化物、或将它们层叠的膜。
[0148] 接下来形成氧化物半导体层（从基板侧依次为第2氧化物半导体层4B、第1氧化 物半导体层4A)。
[0149] 上述第2氧化物半导体层4B和上述第1氧化物半导体层4A优选利用溅射法（DC 溅射法或RF溅射法），使用溅射靶（以下有时称作"靶"。）成膜。根据溅射法，能够容易地 形成成分、膜厚的膜面内均匀性优异的薄膜。另外，可以通过涂布法等化学成膜法形成上述 第2氧化物半导体层4B、上述第1氧化物半导体层4A。
[0150] 作为溅射法中使用的靶，优