选使用包含前述的元素且与所期望的氧化物同一组成 的溅射靶。由此，能够形成组成偏差少且具有所期望的成分组成的薄膜。
[0151] 具体来说，作为用于第2氧化物半导体层4B的成膜的靶，使用由选自In、Zn、Sn及 Ga中的1种以上的元素的氧化物构成且与所期望的氧化物同一组成的氧化物靶即可。
[0152] 另外，作为用于第1氧化物半导体层4A的成膜的靶，使用由金属元素（Sn及In、以 及选自Ga和Zn中的至少1种）的氧化物构成且与所期望的氧化物同一组成的氧化物靶即 可。或者可以利用将组成不同的两个靶同时放电的组合溅射法成膜。上述靶可以通过例如 粉末烧结法来制造。
[0153] 将第2氧化物半导体层4B和第1氧化物半导体层4A利用溅射法成膜的情况下， 优选在保持真空的状态下连续地成膜。这是由于若在将第2氧化物半导体层4B和第1氧 化物半导体层4A成膜时暴露于大气中，则空气中的水分、有机成分附着于薄膜表面，而成 为污染（品质不良）的原因。
[0154] 上述溅射可以举出在以下条件下进行。基板温度可以举出设为大约室温~200°C。 氧添加量根据溅射装置的构成、靶组成等来适当控制以作为半导体工作即可。氧添加量优 选按照半导体载流子浓度成为大约1〇 15~10 16cnr3的方式进行控制。
[0155]另外，派射成膜时的气压优选为大约1~3mTorr的范围内。向派射革巴的输入功率 推荐设定在大约200W以上。
[0156] 如上所述，将氧化物半导体层（4B和4A)成膜后，对该氧化物半导体层（4B和4A) 进行湿蚀刻，进行图案化。上述图案化后，优选为了氧化物半导体层（4B和4A)的膜质改善 而进行热处理（预退火）。通过该热处理，晶体管特性的通态电流和场效应迀移率上升，晶 体管性能提高。作为预退火的条件，可以举出例如在大气气氛下或水蒸气气氛下，例如，设 为加热温度：约250~400°C、加热时间：约10分钟~1小时等。
[0157] 在所述预退火之后形成源-漏电极5。源-漏电极5的种类没有特别限定，可以 使用通用的源_漏电极。源-漏电极可以在利用溅射法成膜后，利用光刻和湿蚀刻法或干 蚀刻法形成。本发明中，由于在用于形成源-漏电极5的图案化中使用酸系蚀刻液，因此构 成源-漏电极5的材料使用A1合金、纯Mo、Mo合金等为宜。另外如上所述，从确保更优异 的TFT特性的观点出发，优选将源-漏电极5设为包含导电性氧化物层且该导电性氧化物 层与所述氧化物半导体层直接接合的结构。这种情况下，源-漏电极5可以仅为所述导电 性氧化物层、或进一步使X层（XI层、XI层和X2层）层叠的结构。
[0158] 源-漏电极5仅由金属薄膜构成的情况下，例如可以通过磁控溅射法将金属薄膜 成膜后，通过光刻和使用酸系蚀刻液的湿蚀刻（酸蚀刻）进行图案化而形成。源-漏电极 5由上述导电性氧化物层的单层膜构成的情况下，可以通过与前述的氧化物半导体层4的 形成同样地利用溅射法将该导电性氧化物层成膜后，通过光刻和使用酸系蚀刻液的湿蚀刻 (酸蚀刻）进行图案化。另外，在源_漏电极5为导电性氧化物层与X层（金属膜）的叠层 的情况下，可以在使所述导电性氧化物层的单层、以及X层（XI层、XI层和X2层）层叠后， 通过光刻和使用酸系蚀刻液的湿蚀刻（酸蚀刻）进行图案化而形成。作为源-漏电极的所 述蚀刻法，可以利用干蚀刻法。
[0159] 另外，作为源-漏电极5,在形成阻挡金属层与A1合金层的层叠膜的情况下，可以 在将各个层（金属薄膜）通过例如磁控溅射法成膜后，通过光刻和使用酸系蚀刻液的湿蚀 刻（酸蚀刻）进行图案化而形成。
[0160] 接着，如上述中详述进行氧化处理。在氧化物半导体层4A、源-漏电极5上通过 CVD(Chemical Vapor Deposition)法进一步将保护膜6成膜。作为保护膜6,可以使用娃 氮化膜（SiN)、硅氧化膜（Si02)、硅氧氮化膜（SiON)、或将它们层叠的膜。上述保护膜6可 以利用溅射法形成。
[0161] 接着，基于常法，通过接触孔将透明导电膜8电连接于漏电极5。所述透明导电膜 8的种类没有特别限定，可以使用通常使用的导电膜。
[0162] 本发明的TFT的制造方法由于不含蚀刻阻挡层，因此TFT制造工序中形成的掩膜 数减少。因此，能够充分削减成本。
[0163] 本申请主张基于2012年12月28日申请的日本专利申请第2012-288945号的优 先权的利益。2012年12月28日申请的日本专利申请第2012-288945号的说明书的全部内 容用于本申请的参考被援引。
[0164]【实施例】
[0165] 以下例举实施例进一步具体说明本发明，但本发明本来不受下述实施例限制，当 然可以在能够适合前、后述的主旨的范围内加以适当变更来实施，这些均包含于本发明的 技术范围内。
[0166][实施例1]
[0167][本发明例的TFT的制作]
[0168]基于前述的方法，制作上述图3所示的薄膜晶体管（TFT)，评价TFT特性（应力耐 受性）。
[0169] 首先，在玻璃基板1 (康宁公司制EAGLE XG、直径lOOmmX厚度0. 7mm)上，依次作 为栅电极2将纯Mo膜成膜100nm，以及作为栅极绝缘膜3将5102膜（膜厚250nm)成膜。上 述栅电极2使用纯Mo的溅射靶，通过DC溅射法，在成膜温度：室温、成膜功率：300W、载气： Ar、气压：2mTorr的条件下成膜。另外，上述栅极绝缘膜3利用等离子CVD法，在载气：SiH 4 与N20的混合气体、成膜功率：300W、成膜温度：350°C的条件下成膜。
[0170] 接着，按照如下方式将氧化物半导体层（层叠体、4B和4A)成膜。即，在上 述栅极绝缘膜3上将第2氧化物半导体层4B(In-Zn-Sn-0、原子比为In : Zn : Sn =20 : 56. 7 : 23. 3)成膜后，将第1氧化物半导体层4A(Ga-In-Zn-Sn-0、原子比为 Ga : In : Zn : Sn = 16. 8 : 16. 6 : 47. 2 : 19. 4)成膜。
[0171] 所述第2氧化物半导体层4B的成膜使用金属元素为上述比率的In-Zn-Sn-0溅射 靶。另外，所述第1氧化物半导体层4A的成膜使用金属元素为上述比率的Ga-In-Zn-Sn-0 溅射靶。
[0172] 所述第2氧化物半导体层4B和所述第1氧化物半导体层4A利用DC溅射法成膜。 用于溅射的装置为（株）ULVAC公司制"CS-200"，溅射条件均为如下所述。
[0173](溅射条件）
[0174] 基板温度：室温
[0175]成膜功率：DC 200W
[0176]气压：lmTorr
[0177]氧分压：100X〇y(Ar+02) = 4%
[0178] 如上所述将氧化物半导体层（层叠体、4B和4A)成膜后，通过光刻和湿蚀刻（酸蚀 亥IJ)进行图案化。作为酸系蚀刻液（湿蚀刻液），使用关东化学公司制"IT0_07N"（草酸与 水的混合液），将液温设为室温。在本实施例中，对于进行了实验的所有氧化物薄膜，确认没 有湿蚀刻带来的残渣，能够适当地蚀刻。
[0179] 如上所述将氧化物半导体层图案化后，为了提高氧化物半导体层的膜质，进行预 退火处理。预退火处理在大气气氛下以350 °C进行60分钟。
[0180] 接着，形成源-漏电极5。具体来说，首先将纯Mo薄膜与前述的栅电极同样地通过 DC溅射法成膜（膜厚为100nm)，然后，通过光刻和湿蚀刻进行图案化。作为酸系蚀刻液，使 用磷酸：硝酸：醋酸：水=70 : 1.9 : 10 : 12(体积比）的混酸（PAN系），且液温为室 温。通过图案化将TFT的沟道长度设为10 ym，将沟道宽度设为25 ym。为了确实地进行图 案化以防止源-漏电极5的短路，使其进一步在上述酸系蚀刻液中浸渍（过度蚀刻）相对 于源-漏电极5的膜厚为50%对应的时间量。
[0181] 接下来作为氧化处理，在大气气氛下以350°C实施60分钟的热处理。另外作为氧 化处理的其它方式，代替上述热处理，在功率：l〇〇W、气压：133Pa、处理温度：200°C、处理时 间：60秒钟的条件下实施N 20等离子处理。
[0182] 然后形成保护膜6。作为保护膜6,使用Si02 (膜厚100nm)与SiN (膜厚150nm)的 层叠膜（合计膜厚250nm)。上述5102与SiN的形成使用SAMC0制"ro-220NL"，利用等离 子CVD法进行。在本实施例中，作为前处理利用N 20气体进行等离子处理60秒后，依次形成 SiOj莫及SiN膜。此时的利用N 20气体的等离子条件设为功率100W、气压133Pa、处理温度 200°C。Si02膜的形成使用N 20与5迅的混合气体，SiN膜的形成使用SiH 4、N2、順3的混合 气体。任一情况下均将成膜功率设为100W、将成膜温度设为200°C。
[0183] 接着通过光刻、以及干蚀刻，在保护膜6形成晶体管特性评价用的用于探测的接 触孔7,得到相对于本发明例的TFT。
[0184][对酸系蚀刻液的耐性的评价]
[0185] 按如下方式评价氧化物半导体层对源-漏电极形成时所使用的酸系蚀刻液的耐 性。
[0186] 需要说明的是，下述评价中，作为上述暴露于酸系蚀刻液的氧化物半导体层，特别 进行第1氧化物半导体层的评价。另外，为了仅确认成分组成（Sn的有无）对所述耐性的 影响，供评价的TFT未进行前述的氧化处理。
[0187] 首先，作为氧化物半导体层，除了形成第1氧化物半导体层（Ga-In-Zn-Sn-〇、组成 如上所述）单层、以及未进行氧化处理之外，与上述本发明例同样地制作TFT。需要说明的 是，如后述的图4和图5所示，本评价中使用的TFT具有在Si基板12上依次层叠有氧化物 半导体层4(在该评价中，为第1氧化物半导体层的单层）、源-漏电极5、碳蒸镀膜13、保 护膜6的结构。上述碳蒸镀膜13是为了样品观察（电子显微镜观察）而设置的保护膜， 而不是构成本发明的TFT的膜。另外，作为比较例，除了形成IGZO (In-Ga-Zn-0、原子比为 In : Ga : Zn=l : 1 : 1、不含Sn)单层作为氧化物半导体层、以及未进行氧化处理之外， 与上述本发明例同样地制作TFT。
[0188] 然后，用FE-SEM观察所得到的各TFT的层叠方向截面。其观察照片分别示于图 4 (形成含Sn的氧化物半导体层）、图5 (形成不含Sn的氧化物半导体层）。
[0189] 由图4可知，在暴露于酸系蚀刻液的第1氧化物半导体层包含Sn的情况下，没有 发生所述过度蚀刻导致的该第1氧化物半导体层的膜厚的减少（膜变薄）。即，源-漏电极 5端正下方的氧化物半导体层4的膜厚、与所述氧化物半导体层4中央部的膜厚之差（由 (100 X [源-漏电极5端正下方的氧化物半导体层4的膜厚-氧化物半导体层4中央部的膜 厚]/源-漏电极5端正下方的氧化物半导体层4的膜厚）求出的值。以下同样）为0%。 因此，制作成了氧化物半导体层4的面内均匀的TFT。
[0190] 与此相对，由图5可知，在暴露于酸系蚀刻液的第1氧化物半导体层不含Sn的情 况下，发生所述过度蚀刻导致的膜变薄。即，源-漏电极5端正下方的氧化物半导体层4的 膜厚、与所述氧化物半导体层4中央部的膜厚之差超过50%。
[0191][应力耐受性的评价]
[0192]使用所述TFT(氧化物半导体层为层叠体的上述本发明例的TFT)，按以下方式进 行应力耐受性的评价。
[0193] 需要说明的是，作为比较例，还进行了在所述源_漏电极5的形成后未进行氧化处 理，除此以外与上述本发明例同样地制作的TFT的应力耐受性的评价。
[0194] 应力耐受性通过进行边对栅电极施加负偏压边照射光的应力施加试验来评价。应 力施加条件如下。
[0195] ?栅电压：_20V
[0196] ?源/漏电压：10V
[0197] ?基板温度：60°C
[0198] ?光应力条件
[0199] 应力施加时间：2小时
[0200] 光强度：25000NIT
[0201] 光源：白色LED
[0202] 将其结果示于图6(比较例、未氧化处理）、图7(本发明例、有氧化处理）。
[0203] 对比本发明例与比较例的结果如下。即，由图6可知，比较例随着应力施加时间的 经过而阈值电压向负侧偏移，2小时时的阈值电压变化量A Vth为10. 25V。可以认为这是 由于，通过光照射生成的空穴通过偏压施加而积蓄在栅极绝缘膜和半导体界面、半导体背 沟道和钝化界面，因此阈值电压偏移。
[0204] 与此相对，本发明例通过图7可以明确得知，TFT的阈值电压变化量A Vth在2小 时时为2. 25V，相对于所述比较例而言Vth的变化充分小，应力耐受性优异。需要说明的是， 在现有的半导体层（a-Si)的情况下，光应力耐受性为A Vth = 3. 5V左右，因此可知在本发 明例中，阈值电压的变化量被充分抑制。另外