Br，其中Ar的流量范围可以为10sccm?200sccm，HBr的流量范围可以为150sccm?450sccm。所述同步脉冲等离子体刻蚀工艺采用的压强范围可以为25mTorr?75mTorr，采用的功率范围可以为1500w?2500w，采用的偏置电压范围可以为50V?150V，采用的脉冲频率为可以为2.5KHz?7.5KHz,同步脉冲等离子体的占空比可以为20%?60%。
[0062]本实施例中，所述第一脉冲等离子体刻蚀工艺采用的气体还可以包括02，并且O2的流量范围为5sccm?15sccm。当气体中含O2时,可以减小同步脉冲等离子体刻蚀工艺对层间介质层220的刻蚀速率，从而保护层208间介质层220，进而使半导体器件之间的绝缘作用保持良好，提高CMOS晶体管的性能。
[0063]本实施例中，第一脉冲等离子体刻蚀工艺去除第一伪栅极203a的厚度Hl为第一伪栅极203a总厚度H2的10%?50%。通常，侧壁内凹问题最严重的位置出现在第一伪栅极203a被去除的厚度Hl达到总厚度H2的10%?50%之后。因此，如果此时直接继续去除第一伪栅极203a，则第二伪栅极203b的侧壁仍然可能出现侧壁内凹问题。
[0064]为了避免出现侧壁内凹问题，本实施例在蚀刻至去除厚度Hl的第一伪栅极203a后，即停止所述第一脉冲等离子体刻蚀工艺，并对侧壁进行保护，前参考本说明书后续内容。
[0065]请参考图7，形成保护层208覆盖第二伪栅极203b被暴露的侧壁。
[0066]正如前面所述，在去除厚度Hl的第一伪栅极203a后，本实施例停止所述第一脉冲等离子体刻蚀工艺，形成保护层208及时保护已暴露的侧壁表面，从而避免第二伪栅极203b的侧壁出现侧壁内凹问题。
[0067]本实施例采用N2作为反应气体，形成含氮聚合物作为保护层208。采用含氮聚合物作为保护层208，不仅能够保护第二伪栅极203b的侧壁，而且避免带入氟等元素浸染刻蚀环境，使最终形成的CMOS晶体管性能进一步提闻。
[0068]请参考图8，在形成保护层208之后，采用第二脉冲等离子体刻蚀工艺去除剩余厚度的第一伪栅极203a，直至形成开口 207b。
[0069]本实施例中，第二脉冲等离子体刻蚀工艺同样可以为同步脉冲等离子体刻蚀工艺，同步脉冲等离子体刻蚀工艺同样可以采用Ar和HBr。其中Ar的流量范围可以为10sccm?200sccm, HBr的流量范围可以为150sccm?450sccm。所述同步脉冲等离子体刻蚀工艺采用的压强范围可以为25mTorr?75mTorr，采用的功率范围可以为1500w?2500w，采用的偏置电压范围可以为50V?150V，采用的脉冲频率为可以为2.5KHz?7.5KHz,同步脉冲等离子体的占空比可以为20%?60%。
[0070]本实施例中，所述第二脉冲等离子体刻蚀工艺采用的气体同样可以包括O2，并且O2的流量范围为5sccm?15sccm。当气体中含O2时,可以减小同步脉冲等离子体刻蚀工艺对层间介质层220的刻蚀速率，从而保护层208间介质层220，进而使半导体器件之间的绝缘作用保持良好，提高CMOS晶体管的性能。
[0071]在形成保护层208之后，本实施例继续采用第二脉冲等离子体刻蚀工艺去除剩余厚度的第一伪栅极203a，直至形成开口 207b，由于保护层208在第二脉冲等离子体刻蚀工艺过程中时刻保护第二伪栅极203b的侧壁，因此，最终可以形成的陡直的侧壁，即侧壁表面平坦，不出现侧壁内凹问题，提高最终形成的CMOS晶体管的性能。
[0072]本实施例中，在所述第二脉冲等离子体刻蚀工艺之后，还可以对开口 207b进行同步脉冲等离子体修复处理，同步脉冲等离子体修复处理采用的气体包括cf4。所述同步脉冲等离子体修复处理采用的压强范围为25mTorr?75mTorr，采用的功率范围为150w?450w，采用的偏置电压范围为50V?150V，采用的脉冲频率为2.5KHz?7.5KHz,同步脉冲等离子体占空比可以为10%?30%，处理时间可以为5s?15s。在所述修复处理之后，还可以再采用稀氢氟酸对开口 207b进行清洗。
[0073]请参考图9，采用金属材料填充开口 207b，形成第一金属栅极209。
[0074]本实施例中，所述金属材料可以为如钨(W)、铝(Al)、铜(Cu)、金(Au)或者银(Ag)
坐寸ο
[0075]本实施例后续还可以包括去除第二伪栅极203b形成开口，并填充所述开口形成第二金属栅极的步骤，后续步骤可以通过现有方法进行，或者也可以采用本实施例所提供的方法进行，在此不再赘述。
[0076]虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
【主权项】
1.一种CMOS晶体管的形成方法，其特征在于，包括: 提供半导体衬底，所述半导体衬底具有第一区域、第二区域和浅沟槽隔离结构，沿浅沟槽隔离结构的长度方向的第一区域和第二区域呈邻接排列，沿所述浅沟槽隔离结构的宽度方向的第一区域和第二区域由浅沟槽隔离结构间隔排布； 在所述第一区域上形成第一伪栅极，在所述第二区域上形成第二伪栅极，沿所述浅沟槽隔离结构长度方向的所述第一伪栅极与所述第二伪栅极相连； 在所述第一伪栅极两侧分别形成第一源区和第一漏区，在所述第二伪栅极两侧分别形成第二源区和第二漏区； 在所述半导体衬底上形成层间介质层，所述层间介质层的上表面与所述第一伪栅极的上表面和所述第二伪栅极的上表面齐平； 采用第一脉冲等离子体刻蚀工艺去除部分厚度的所述第一伪栅极，并暴露部分所述第二伪栅极的侧壁； 形成保护层覆盖所述第二伪栅极被暴露的所述侧壁； 在形成所述保护层之后，采用第二脉冲等离子体刻蚀工艺去除剩余厚度的所述第一伪栅极，直至形成开口 ； 采用金属材料填充所述开口。2.如权利要求1所述的CMOS晶体管的形成方法，其特征在于，所述保护层为含氮聚合物，形成所述保护层采用的反应气体包括N2。3.如权利要求1所述的CMOS晶体管的形成方法，其特征在于，所述第一脉冲等离子体刻蚀工艺为同步脉冲等离子体刻蚀工艺，所述同步脉冲等离子体刻蚀工艺采用的气体包括Ar 和 HBr。4.如权利要求1所述的CMOS晶体管的形成方法，其特征在于，所述第二脉冲等离子体刻蚀工艺为同步脉冲等离子体刻蚀工艺，所述同步脉冲等离子体刻蚀工艺采用的气体包括Ar 和 HBr。5.如权利要求3或4所述的CMOS晶体管的形成方法，其特征在于，所述同步脉冲等离子体刻蚀工艺采用的压强范围为25mTorr?75mTorr，采用的功率范围为1500w?2500w，采用的偏置电压范围为50V?150V，采用的脉冲频率为2.5KHz?7.5KHz。6.如权利要求3或4所述的CMOS晶体管的形成方法，其特征在于，所述同步脉冲等离子体刻蚀工艺采用的气体还包括O2,所述O2的流量范围为5sccm?15sccm。7.如权利要求1所述的CMOS晶体管的形成方法，其特征在于，所述第一脉冲等离子体刻蚀工艺去除所述第一伪栅极的厚度为所述第一伪栅极总厚度的10%?50%。8.如权利要求1所述的CMOS晶体管的形成方法，其特征在于，在形成所述层间介质层之后，且在进行所述第一同步脉冲等离子体刻蚀工艺之前，还包括以下步骤: 形成硬掩膜层覆盖所述第一伪栅极、所述第二伪栅极和所述层间介质层； 形成光刻胶层覆盖所述硬掩膜层； 去除位于所述第一伪栅极上的所述光刻胶层和所述硬掩膜层； 去除剩余的所述光刻胶层。9.如权利要求1所述的CMOS晶体管的形成方法，其特征在于，在形成所述开口之后，且在填充所述开口之前，还包括对所述开口进行修复处理的步骤。10.如权利要求1所述的CMOS晶体管的形成方法，其特征在于，所述第一区域为NMOS晶体管区域且所述第二区域为PMOS晶体管区域，或者所述第一区域为PMOS晶体管区域且所述第二区域为NMOS晶体管区域。
【专利摘要】一种CMOS晶体管的形成方法，包括：提供半导体衬底，所述半导体衬底具有第一区域、第二区域和浅沟槽隔离结构；在所述第一区域上形成第一伪栅极，在所述第二区域上形成第二伪栅极，所述第一伪栅极与所述第二伪栅极沿所述浅沟槽隔离结构长度方向相连；采用第一脉冲等离子体刻蚀工艺去除部分厚度的所述第一伪栅极，并暴露部分所述第二伪栅极的侧壁；形成保护层覆盖所述第二伪栅极被暴露的所述侧壁；在形成所述保护层之后，采用第二脉冲等离子体刻蚀工艺去除剩余厚度的所述第一伪栅极，直至形成开口；采用金属材料填充所述开口。采用所述CMOS晶体管的形成方法能够使所形成的CMOS晶体管性能提高。
【IPC分类】H01L21/8238
【公开号】CN105097687
【申请号】CN201410184868
【发明人】张海洋, 尚飞
【申请人】中芯国际集成电路制造(上海)有限公司
【公开日】2015年11月25日
【申请日】2014年5月4日