03为高K金属栅极结构时，所述栅介质层的材料为高K介质材料，所述栅极层的材料为金属。
[0033]所述高K金属栅极结构需要采用后栅(Gate Last)工艺形成，即先在鳍部101的侧壁和顶部表面形成横跨于所述鳍部101的伪栅极结构，后续再去除所述伪栅极结构，并以高K金属栅极结构替代所述伪栅极结构。所述伪栅极结构包括以多晶硅为材料的栅极层；而且，为了在后续去除伪栅极结构时，减少所述鳍部101的侧壁和顶部表面所受的损伤，所述伪栅极结构还包括位于伪栅极层和鳍部101之间的伪栅介质层，所述伪栅介质层的材料为氧化硅，在去除伪栅极层时，所述伪栅介质层能够保护鳍部101的表面。由于所述氧化硅与鳍部101之间的刻蚀选择性较大，在去除伪栅介质层时，所述鳍部101表面受到的损伤较小。
[0034]经过研究发现，由于位于鳍部101侧壁和顶部表面的伪栅介质层均需要被去除，则去除伪栅介质层的刻蚀工艺为各向同性的刻蚀工艺。然而，去除所述伪栅介质层的各向同性的刻蚀工艺速率较慢，尤其是干法刻蚀工艺的刻蚀速率法比湿法刻蚀工艺更慢，使得刻蚀时间较长。而且，由于所述伪栅介质层形成于鳍部101的表面，而受到工艺制程中的热量驱动，所述鳍部101内的半导体原子容易扩散入所述伪栅介质层内，导致在所述伪栅介质层与鳍部101相接触的部分区域内，氧含量降低；进而，随着去除伪栅介质层的刻蚀工艺的进行，伪栅介质层内的氧含量逐渐降低，则刻蚀工艺的速率逐渐减慢，不仅使得刻蚀时间延长，而且容易导致刻蚀之后的鳍部101表面形貌不良、粗糙度较大。因此，所形成的鳍式场效应晶体管的性能不稳定、特征尺寸的精确度。
[0035]为了解决上述问题，本发明提出一种半导体结构的形成方法。其中，在衬底表面形成覆盖第一鳍部和第二鳍部部分侧壁的隔离层之后，在所述第一鳍部和第二鳍部的侧壁和顶部表面形成第一氧化层。其中，所述核心区内的器件密度比大外围区的器件密度大，因此，形成于核心区内的鳍式场效应晶体管的尺寸较小，则形成于外围区的第二鳍部侧壁和顶部表面的第一氧化层不适用于核心区的第一鳍部表面，因此，在形成第一氧化层之后，需要去除核心区的第一氧化层，以便后续工艺形成适用于核心区的第一鳍部表面的氧化层。为了在去除核心区第一氧化层之后，改善第一鳍部表面的形貌，在刻蚀工艺之前，对所述核心区的第一氧化层进行氧化处理，以提所述第一氧化层与第一鳍部相接处表面的氧离子含量，从而使得第一氧化层与第一鳍部相接触的界面更为清晰，则后续刻蚀核心区的第一氧化层之后，能够保证第一鳍部的表面更为粗糙度降低、表面形貌更为光滑，有利于保证所形成的鳍式场效应管的性能更为稳定。而且，由于所述核心区的第一氧化层与第一鳍部接触表面的氧离子含量提高，有利于提高刻蚀核心区第一氧化层的速率，从而缩短所述刻蚀工艺的时间，进而使得形成鳍式场效应晶体管的工艺制程时间减少。
[0036]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0037]图2至图13是本发明实施例的半导体结构的形成过程的结构示意图。
[0038]请参考图2，提供衬底200，所述衬底具有核心区201和外围区202 ;在所述衬底表面形成第一鳍部210和第二鳍部220，所述第一鳍部210位于所述核心区201内，所述第二鳍部220位于所述外围区202内。
[0039]所述衬底200的核心区201所形成的鳍式场效应晶体管用于构成集成电路的核心器件，所述外围区202所形成的鳍式场效应晶体管用于形成输入输出电路；因此，所述核心区201所形成的第一鳍部210的密度较大，且所述核心区201所形成的鳍式场效应晶体管的工作电压较小；而所述外围区202所形成的第二鳍部220的密度较大，且外围区202所形成的鳍式场效应晶体管的工作电压较大。
[0040]在本实施例中，所述衬底200、第一鳍部210和第二鳍部220均为半导体基底的一部分，所述第一鳍部210和第二鳍部220通过刻蚀所述半导体基底形成，而位于第一鳍部210和第二鳍部220底部未被刻蚀的部分半导体基底形成衬底200。
[0041]所述半导体基底为体衬底或绝缘体上半导体衬底，所述体衬底为硅衬底、锗衬底和硅锗衬底，所述绝缘体上半导体衬底为绝缘体上硅衬底或绝缘体上锗衬底。
[0042]所述第一鳍部210和第二鳍部220的形成工艺包括:在所述半导体基底表面形成掩膜层，所述掩膜层覆盖了需要形成鳍部210的对应区域；以所述掩膜层为掩膜，刻蚀所述半导体基底，在所述半导体基底内形成若干开口，相邻开口之间的半导体基底形成所述第一鳍部210和第二鳍部220，位于第一鳍部210和第二鳍部220底部剩余的半导体基底形成衬底200。
[0043]为了缩小所形成的第一鳍部210和第二鳍部220尺寸、以及相邻第一鳍部210之间或相邻第二鳍部220之间的距离，所述掩膜层能够采用多重图形化掩膜工艺形成。尤其是在本实施例中，核心区201所形成的第一鳍部210的密度较大，因此更需要采用所述多重图形化掩膜工艺形成刻蚀第一鳍部210的掩膜层。所述多重图形化掩膜工艺包括:自对准双重图形化(Self-aligned Double Patterned, SaDP)工艺、自对准三重图形化(Self-aligned Triple Patterned)工艺、或自对准四重图形化(Self-aligned DoubleDouble Patterned, SaDDP)工艺。
[0044]在一实施例中，所述掩膜层的形成工艺为自对准双重图形化工艺，包括:在半导体基底表面沉积牺牲膜；在所述牺牲膜表面形成图形化的光刻胶层；以所述光刻胶层为掩膜，刻蚀所述牺牲膜直至暴露出半导体基底表面为止，形成牺牲层，并去除光刻胶层；在半导体基底和牺牲层表面沉积掩膜材料膜；回刻蚀所述掩膜材料膜直至暴露出牺牲层和半导体基底表面为止，在牺牲层两侧的半导体基底表面形成掩膜层；在所述回刻蚀工艺之后，去除所述牺牲层。
[0045]在另一实施例中，所述半导体基底还能够为绝缘体上半导体衬底，所述绝缘体上半导体衬底包括:基底、位于基底表面的绝缘层、位于绝缘层表面的半导体层。所述第一鳍部210和第二鳍部220的形成工艺包括:在半导体层表面形成掩膜层；以所述掩膜层为掩膜刻蚀半导体层直至暴露出绝缘层表面为止，形成位于绝缘层上的第一鳍部210和第二鳍部220，所述基底形成衬底200，而所述绝缘层为隔离所述第一鳍部210和第二鳍部220的隔尚层。
[0046]在其他实施例中，所述第一鳍部210和第二鳍部220通过刻蚀形成于半导体基底表面的半导体层形成，所述半导体层采用选择性外延沉积工艺形成于所述半导体基底表面。所述半导体基底为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底或II1-V族化合物衬底，例如氮化镓衬底或砷化镓衬底等，所述半导体基底的选择不受限制，能够选取适于工艺需求或易于集成的半导体基底。所述半导体层的材料为硅、锗、碳化硅或硅锗，所形成的第一鳍部210和第二鳍部220的材料不受限制，能够满足特定的工艺需求，且所述半导体层的厚度能够通过外延工艺进行控制，从而控制所形成的第一鳍部210和第二鳍部220的高度。
[0047]请参考图3，在所述衬底200表面形成隔离层230，所述隔离层230的表面低于所述第一鳍部210和第二鳍部220的顶部表面，且所述隔离层230覆盖所述第一鳍部210和第二鳍部220的部分侧壁表面。
[0048]所述隔离层230用于隔离相邻的第一鳍部210和相邻的第二鳍部220，从而使得第一鳍部210和第二鳍部220内形成的有源区相互隔离。所述隔离层230的材料为氧化硅、氮化娃、氮氧化娃、低K介质材料、超低K介质材料中的一种或多种组合；本实施例中，所述隔离层230的材料为氧化硅。所述隔离层211的形成工艺包括:在所述衬底200、第一鳍部210和第二鳍部220的表面沉积隔离膜；平坦化所述隔离膜，直至暴露出所述第一鳍部210和第二鳍部220的顶部表面为止；在平坦化所述隔离膜之后，回刻蚀所述隔离膜，并暴露出第一鳍部210和第二鳍部220的部分侧壁表面，形成所述隔离层230。
[0049]其中，所述隔离膜的形成工艺为化学气相沉积工艺或物理气相沉积工艺，例如流体化学气相沉积(FCVD, Flowable Chemical Vapor Deposit1n)工艺、等离子体增强化学气相沉积工艺；所述平坦化工艺为化学机械抛光工艺；本实施例中，所述隔离膜的形成工艺为流体化学气相沉积工艺，采用所述流体化学气相沉积工艺形成的隔离膜易于填充入第一鳍部210之间、以及第二鳍部220之间的沟槽内，能够使所形成的隔离膜均匀致密，所形成的隔离层230隔离性能良好。
[0050]在一实施例中，为了避免所述化学机械抛光对鳍部顶部造成损伤，还能够在形成隔离膜之前，在衬底200和鳍部210表面形成抛光停止层，所述抛光停止层的材料与隔离膜的材料不同，当所述化学机械抛光工艺暴露出所述抛光停止层之后，对所述抛光停止层进行过抛光或湿法刻蚀工艺，以暴露