NM0S功函数层与相邻层之间的粘附性也较低，导致NM0S功函数与相邻层之间容易发生剥离现象，影响最终形成的晶体管的性能。
[0030]本发明的实施例中，在形成第一功函数层(NM0S功函数层)的过程中，先采用物理气相沉积工艺形成一层粘附层，然后再采用原子层沉积工艺在所述粘附层表面形成所述第一功函数层，在提高第一功函数层的填充质量的同时，提高第一功函数层与相邻层之间的界面质量，从而提高晶体管的性能。
[0031]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0032]请参考图1，提供半导体衬底100，所述半导体衬底100包括第一区域I和第二区域II。
[0033]所述半导体衬底100的材料包括硅、锗、锗化硅、砷化镓等半导体材料，所述半导体衬底100可以是体材料也可以是复合结构如绝缘体上硅。本领域的技术人员可以根据半导体衬底100上形成的半导体器件选择所述半导体衬底100的类型，因此所述半导体衬底100的类型不应限制本发明的保护范围。
[0034]所述第一区域I用于形成NM0S晶体管，第二区域II用于形成PM0S晶体管。所述第一区域I和第二区域II可以相邻或不相邻。在本发明的其他实施例中，所述半导体衬底100也可以仅具有第一区域I，后续仅在第一区域I上形成NM0S晶体管。
[0035]本实施例中，所述第一区域I和第二区域II之间通过浅沟槽隔离结构101隔离。所述浅沟槽隔离结构101的材料为氧化硅。在本发明的其他实施例中，所述浅沟槽隔离结构101可以包括衬垫氧化层和位于所述衬垫氧化层表面的氧化硅。
[0036]请参考图2，在所述半导体衬底100表面形成伪栅介质材料层200和伪栅极材料层300。
[0037]所述伪栅介质材料层200的材料为氧化硅或氮氧化硅，所述伪栅介质材料层200的厚度为2nm?5nm ;所述伪栅极材料层300的材料为多晶娃。可以米用化学气相沉积或物理气相沉积工艺形成所述伪栅介质材料层200和伪栅极材料层300。后续刻蚀所述伪栅介质材料层200和伪栅极材料层300在半导体衬底100的第一区域I和第二区域II表面分别形成第一伪栅结构和第二伪栅结构。
[0038]在本发明的其他实施例中，也可以直接在所述半导体衬底100表面形成伪栅极材料层，后续刻蚀所述伪栅极材料层形成伪栅结构。
[0039]请参考图3，刻蚀所述伪栅极材料层300和伪栅介质材料层200，在所述半导体衬底100的第一区域I表面形成第一伪栅结构，所述第一伪栅结构包括位于第一区域I上的第一伪栅介质层200a和位于所述第一伪栅介质层200a表面的第一伪栅极300a ;在所述半导体衬底100的第二区域II表面形成第二伪栅结构，所述第二伪栅结构包括位于第二区域II上的第二伪栅介质层200b和第二伪栅极300b。
[0040]具体的，形成所述第一伪栅结构和第二伪栅结构的方法包括:在所述伪栅极材料层300 (请参考图2)表面形成图形化掩膜层(未示出)，所述图形化掩膜层定义了后续形成的第一伪栅结构和第二伪栅结构位置和形状；以所述图形化掩膜层为掩膜刻蚀所述伪栅极材料层300 (请参考图2)和伪栅介质材料层200 (请参考图2)，在所述半导体衬底100的第一区域I上形成第一伪栅介质层200a和第一伪栅极300a，在所述半导体衬底100的第二区域II上形成第二伪栅介质层200b和第二伪栅极300b，然后去除所述图形化掩膜层。
[0041]请参考图4，在所述第一伪栅结构和第二伪栅结构的侧壁表面形成侧墙301后，在所述第一伪栅结构两侧的半导体衬底100的第一区域I内形成第一源漏极201，在所述第二伪栅结构两侧的半导体衬底100的第二区域II内形成第二源漏极202。
[0042]所述侧墙301的材料可以是氮化硅或氧化硅。本实施例中，所述侧墙301的材料为氮化硅。形成所述侧墙301的方法包括:在所述半导体衬底100和第一伪栅结构、第二伪栅结构表面形成侧墙材料层；采用无掩膜刻蚀工艺刻蚀所述侧墙材料层，去除位于半导体衬底100表面、第一伪栅极300a表面以及第二伪栅极300b表面的侧墙材料层，在第一伪栅结构侧壁表面和第二伪栅结构侧壁表面形成侧墙301。
[0043]在形成侧墙之后，对第一伪栅结构两侧的半导体衬底100的第一区域I内进行离子注入，形成第一源漏极201 ;对第二伪栅结构两侧的半导体衬底100的第二区域II内进行离子注入，形成第二源漏极202。本实施例中，所述第一源漏极201内的掺杂离子为N型离子，第二源漏极202内的掺杂离子为P型离子。
[0044]在其他实施例中，也可以在形成所述侧墙301之前，以所述第一伪栅结构和第二伪栅结构为掩膜，分别在第一区域I和第二区域II内进行轻掺杂离子注入，然后在形成所述侧墙301后，再在所述侧墙301两侧暴露出的半导体衬底100内进行重掺杂离子注入，形成第一源漏极201和第二源漏极202，所述轻掺杂离子注入工艺可以降低晶体管的热载流子注入效应和短沟道效应，提高晶体管的性能。
[0045]请参考图5,在所述半导体衬底100表面形成介质层400,所述介质层400的表面与所述第一伪栅极300a、第二伪栅极300b的顶面齐平。
[0046]具体的，所述介质层400的材料可以是氧化硅、氮化硅、碳氧化硅或正硅酸乙酯等。所述介质层400的形成方法包括:在所述半导体衬底100表面形成覆盖所述第一伪栅结构、第二伪栅结构和侧墙301的介质材料；以所述第一伪栅极300a和第二伪栅极300b顶部表面作为停止层，对所述介质材料进行平坦化，形成所述介质层400，使所述介质层400的表面与第一伪栅极300a、第二伪栅极300b的表面齐平。
[0047]请参考图6，去除所述第一伪栅结构和第二伪栅结构，在所述半导体衬底100的第一区域I上形成第一凹槽401，在所述半导体衬底100的第二区域II上形成第二凹槽402。
[0048]采用湿法或干法刻蚀工艺去除所述第一伪栅结构和第二伪栅结构。本实施例中，在所述介质层400表面形成暴露出所述第一伪栅结构和第二伪栅结构的掩膜层，采用干法刻蚀工艺去除所述第一伪栅极300a和第二伪栅极300b (请参考图5)后，再采用湿法刻蚀工艺去除所述第一伪栅介质层200a和第二伪栅介质层200b (请参考图5)。采用湿法刻蚀工艺去除所述第一伪栅介质层200a和第二伪栅介质层200b (请参考图5)可以减少刻蚀过程对所述第一凹槽401和第二凹槽402底部的半导体衬底100表面的损伤，有助于提高后续在所述第一凹槽401内形成的第一栅极结构以及在第二凹槽402内形成的第二栅极结构的质量。
[0049]请参考图7，在所述第一凹槽401底部的半导体衬底100表面形成第一界面层410a，在所述第二凹槽402底部的半导体衬底100表面形成第二界面层410b。
[0050]可以采用氧化工艺对所述第一凹槽401底部和第二凹槽402底部的半导体衬底100表面进行氧化，形成所述第一界面层410a和第二界面层410b。本实施例中，采用热氧化工艺形成所述第一界面层410a和第二界面层410b。在本发明的其他实施例中，还可以通过湿法氧化工艺形成所述第一界面层410a和第二界面层410b。
[0051]所述第一界面层410a和第二界面层410b的材料为氧化硅，所述第一界面层410a和第二界面层410b的厚度为lnm?2nm。
[0052]形成所述第一界面层410a和第二界面层410b可以避免后续形成的栅介质材料层与半导体衬底100表面直接接触而产生晶格失配的问题，从而减少栅介质材料层中的缺陷，使栅介质材料层在第一界面层410a和第二界面层410b表面生长的质量更好，从而可以提高后续形成的第一栅介质层和第二栅介质层的质量。
[0053]在本发明的其他实施例中，也可以不形成所述第一界面层410a和第二界面层410b，后续直接在所述第一凹槽401和第二凹槽402底部的半导体衬底100表面形成栅介质材料层。
[0054]请参考图8，在所述第一凹槽401、第二凹槽402的内壁表面和介质层400表面形成栅介质材料层420，然后在所述栅介质材料层420上形成保护材料层430。
[0055]所述栅介质材料层420的材料至少包括Hf02