和第二区域B的第二伪栅极204是同时形成的，材料都为多晶硅。其他实施例中，第一伪栅极202和第二伪栅极204也可以不同时形成。本实施例中，第一伪栅极202和第二伪栅极204的特征尺寸都小于等于40nm。
[0051]需要说明的是，本实施例中，图8只是示意出第一伪栅极202与第二伪栅极204的特征尺寸相同的情况。其他实施例中，第一伪栅极与第二伪栅极的特征尺寸可以不相同，但是都小于等于40nm，也属于本发明的保护范围之内。
[0052]本实施例中，第一栅介质层201和第二栅介质层203都为高k栅介质层。所述高k栅介质层的材料为Hf02、A1203、ZrO2, HfS1、HfS1N、HfTaO和HfZrO。所述高k材料作为栅介质层能够提高隔离电效果，减少漏电流，提高器件性能。其他实施例中，第一栅介质层201和第二栅介质层203可以都为氧化硅层。
[0053]本实施例中，第一伪栅极结构和第二伪栅极结构周围形成有侧墙(图未示)。侧墙的材料可以为氧化硅、氮化硅或者氧化硅-氮化硅-氧化硅等多层材料。
[0054]其他实施例中，在衬底表面和侧墙侧壁的表面还形成刻蚀停止层(图未示)。刻蚀停止层的作用为:后续刻蚀形成源极导电插塞通孔或漏极导电插塞通孔时，一方面使得源极导电插塞通孔和漏极导电插塞通孔都停止在刻蚀停止层上，刻蚀停止层可以保护刻蚀停止层下面的衬底不受损伤，另一方面，源极导电插塞通孔和漏极导电插塞通孔都停止在刻蚀停止层上，都不会对刻蚀停止层形成过刻蚀，从而能够形成深度相同的源极导电插塞通孔或漏极导电插塞通孔。刻蚀停止层的材料为氮化硅。形成刻蚀停止层的方法为沉积。
[0055]接着，继续参考图8，本实施例中，形成介质材料层，覆盖半导体衬底200、第一伪栅极结构和第二伪栅极结构。然后采用化学机械研磨或刻蚀的方法去除高于第一伪栅极结构和第二伪栅极结构的介质材料层，形成介质层205。介质层205顶部与第一伪栅极202顶部和第二伪栅极204顶部相平。其中，形成介质材料层的方法为化学气相沉积或高纵深比填沟工艺(High Aspect Rat1 Process, HARP),之所以米用HARP是因为形成的介质层205的填充性能好，从而可以增加后续形成的介质层205的隔离效果。
[0056]接着，参考图9，在第二区域B的介质层205、第二伪栅极204上形成图形化的掩膜层206。图形化的掩膜层206的作用为:后续工艺步骤中，去除第一区域A中的第一伪栅极202的过程中，图形化的掩膜层206可以保护第二区域B的第二伪栅极204不受损伤。本实施例中，图形化的掩膜层206的材料为氮化硼或氮化钛。图形化的掩膜层206之所以为氮化硼或氮化钛，原因如下:一方面，图形化的掩膜层206与介质层205的研磨选择比高，后续研磨去除第一金属层形成第一金属栅极的工艺步骤中，不会对介质层205进行过研磨。另一方面，后续去除第一金属层209形成第一金属栅极210的过程中，可以顺带将图形化的掩膜层206进行研磨去除，不需要额外进行将图形化的掩膜层206去除的工艺，从而节省工艺步骤。
[0057]其他实施例中，掩膜层也可以为本领域技术人员熟知的其他金属硬掩膜层，只要能够具有上述两个作用之一的作用都属于本发明的保护范围。
[0058]接着，继续参考图9，形成图形化的掩膜层206后，去除第一伪栅极202 (参考图8)，相应的，在所述介质层205中形成第一栅极凹槽207。第一栅极凹槽207的底部露出第一栅介质层201。
[0059]去除第一伪栅极202的方法为等离子体干法刻蚀或湿法腐蚀。具体去除第一伪栅极202的方法为本领域技术人员熟知技术，在此不再赘述。
[0060]接着，参考图10，在所述第一栅极凹槽207的底部和侧壁形成第一功函数层208，然后，在形成第一功函数层208的第一栅极凹槽207内填充满第一金属层209，并且所述第一金属层209覆盖所述图形化的掩膜层206。
[0061]本实施例中，第一金属层209的材料为招,形成第一金属层209的方法为沉积。其他实施例中，第一金属层也可以为本领域技术人员熟知的其他金属材料，例如钨、铜、银和金。
[0062]接着，参考图11，去除高于介质层205的第一金属层209、图形化的掩膜层206,形成第一金属栅极210。
[0063]本实施例中，去除高于介质层205的第一金属层209的方法为化学机械研磨。其中，化学机械研磨液的主要成分为氧化铝。去除高于介质层205的第一金属层209的过程中会将图形化的掩膜层206同时去除。
[0064]接着，参考图12，形成第一金属栅极210后，在第一金属栅极210上形成保护层211。
[0065]本实施例中，保护层211的材料为氮化钛、氧化硅、氮化硅或氮氧化硅。保护层211的形成方法如下:
[0066]在第一区域A和第二区域B的介质层205、第一金属栅极210、第二伪栅极204上形成保护层材料层。之后，在保护层材料层上形成图形化的掩膜层(图未示)，所述图形化的掩膜层定义了保护层的大小和分布。以所述图形化掩膜层为掩膜对所述保护层材料层进行刻蚀，形成保护层211。本实施例中，保护层211不仅覆盖第一金属栅极210，而且还覆盖与介质层205顶面相平的第一功函数层208。其中，图形化的掩膜层可以为光刻胶层，也可以为多层结构的掩膜层，所述多层结构的掩膜层由下至上依次包括:图形膜层、介质层抗反射层(Dielectric Ant1-Reflec1n Coat7DARC)和光刻胶层。之所以选择多层结构的掩膜层，是因为:后续形成的保护层211的特征尺寸较小，光刻胶层的厚度较薄，以图形化的光刻胶层对半导体衬底200进行刻蚀时，图形化的光刻胶层容易在保护层211形成之前被完全去除。
[0067]在第一金属栅极210的顶部、与介质层205顶面相平的第一功函数层208顶部形成保护层211的原因如下:
[0068]后续工艺中，需要去除第二伪栅极204，去除第二伪栅极204的方法为干法刻蚀或湿法腐蚀。干法刻蚀气体或湿法腐蚀溶剂中含有Cl元素或Br元素，保护层211可以防止含有Cl元素或Br元素的干法刻蚀气体或者湿法腐蚀剂在去除第二伪栅极204的过程中对第一金属栅极210的顶部进行侵蚀。形成第一金属栅极210后，保护层211还可以防止第一金属栅极210的顶部被氧化形成氧化铝。从而可以避免在第一金属栅极210的顶部形成腐蚀层，进而提高后续工艺中形成的第一栅极接触插塞与第一金属栅极210的电性连接能力，提高后续形成的半导体结构的性能。
[0069]后续工艺中，去除第二伪栅极204的干法刻蚀气体或湿法腐蚀溶剂中含有的Cl元素或Br元素也对与介质层205顶面相平的第一功函数层208顶部具有腐蚀作用。保护层211也覆盖与介质层205顶面相平的第一功函数层208顶部，因此，为了在去除第二伪栅极204的过程中，与介质层205顶面相平的第一功函数层208顶部也不会被腐蚀。其他实施例中，保护层只覆盖第一金属栅极，不覆盖与介质层顶面相平的第一功函数层的顶部，也属于本发明保护的范围。
[0070]本实施例中，形成保护层211后，去除第二伪栅极204(参考图11)，在第二区域B的介质层205中形成第二栅极凹槽212。第二栅极凹槽212的底部露出第二栅介质层203。
[0071]去除第二伪栅极204的方法可以为等离子干法刻蚀或湿法腐蚀。
[0072]接着，参考图13，在所述第二栅极凹槽212的底部和侧壁形成第二功函数层213。接着，在形成有第二功函数层213的第二栅极凹槽212内填充满第二金属层214。
[0073]本实施例中，第二金属层214的材料也为铝。形成第二金属层214的方法为沉积。
[0074]接着,参考图14,去除高于介质层205的第二金属层214,形成第二金属栅极215。
[0075]本实施例中，去除高于介质层205的第二金属层214的方法也为化学机械研磨。
[0076]需要说明的是，当保护层211的材料为氮化钛时，保护层211之所以选择氮化钛，一方面是因为:氮化钛层与去除第二伪栅极204的干法刻蚀气体或湿法腐蚀剂的刻蚀选择比高，可以保护第一金属栅极210顶部不被腐蚀。而且，在空气中，氮化钛层也可以保护第一金属栅极210顶部不被氧化。另一方面是因为:去除高于介质层205的第二金属层214的过程中，氮化钛层可以与第二金属层214 —起去除，以节省工艺步骤，此时，第二金属层214的材料为铝。
[0077]本实施例中，当保护层211为氮化钛层时，保护层211的厚度为大于等于10埃且小于等于50埃。保护层211的厚度如果太大，后续去除保护层211的工艺中，去除困难大，严重时，无法将保护层211去除干净；保护层211的厚度如果太小，无法对第一金属栅极210起到保护作用，第一金属栅极210的顶部会有腐蚀层。
[0078]当保护层211的材料为氧化硅、氮化硅或氮氧化硅时，保护层211之所以选择氧化硅、氮化硅或氮氧化硅，原因如下:
[0079]氧化硅、氮化硅或氮氧化硅与介质层205对化学研磨液的研磨选择比相近。为了将介质层205上的第二金属层214去除干净,控制化学机械研磨条件,从而对介质层205会进行非常微小的过研磨，此时，化学机械研磨操作也正在研磨材料为氧化硅、氮化硅或氮氧