侧开关元件S2是互补开启和关闭的，以由此致使电压VS被施加于VS端43，以在高电压侧的主供电电源HV(例如，约400V)的电压和低电压侧的地GND之间反复地增加和减少，以变化于0V至数百伏之间。
[0034]高侧驱动电路33设有栅极驱动电路34。栅极驱动电路34是以CMOS电路形成的，在CMOS电路中例如，η沟道MOSFET (此后称为nMOS) 36以及ρ沟道MOSFET (此后称为PM0S) 35被互补地串联连接。nMOS 36作为第一导电型的第一场效应晶体管被提供，而pMOS35作为第二导电型的第二场效应晶体管被提供。具体而言，pMOS 35的源极被连接至VB端44，而pMOS 35的漏极被连接至nMOS 36的漏极。nMOS 36的源极被连接至VS端43。
[0035]栅极驱动电路34以施加于VS端43的电压VS作为参考电压，并以作为第一电压施加于VB端44的电压VB作为供电电源电压进行工作，以在从电平移位电路32接收的信号的基础上从输出端42输出驱动信号，以由此驱动高电压侧开关元件S1。
[0036]控制电路31以GND (地)端46上的GND (地)电势作为参考电势，并以施加于VCC端45的电压VCC作为供电电源电压进行工作，以产生低侧电平的通断信号来开启和关闭高电压侧开关元件S1，以及低侧电平的通断信号来开启和关闭低电压侧开关元件S2。
[0037]电平移位电路32将由控制电路31产生的处于低侧电平的开关信号转换成高侧电平的开关信号。
[0038]在根据第一实施例的半导体器件40中，当高电压侧开关元件S1被驱动时，用以开启和关闭高电压侧开关元件S1的处于低侧电平的通断信号由控制电路31产生。处于低侧电平的通断信号在被输入至高侧驱动电路33前，由电平移位电路32转换成处于高侧电平的通断信号。
[0039]从控制电路31输入至高侧驱动电路33的通断信号通过栅极驱动电路34被进一步输入至高电压侧开关元件S1的栅极。高电压侧开关元件S1在来自控制电路31的通断信号基础上被开启和关闭。
[0040]电压VB是供至半导体器件40的最高电压，在不受噪声影响的正常状态下，该电压通过自举电容等保持比电压VS高约15V。电压VS是功率转换的桥式电路中高电压侧开关元件S1和低电压侧开关元件S2连接点处(输出节点部分)51的电压。电压VS在功率转换过程中在0伏和数百伏之间变化，有时是负电压。
[0041]接下来，将说明根据第一实施例的半导体器件40的具体结构。
[0042]图2是示出了一种根据本发明第一实施例的半导体器件的原理部分中高侧形成区域中半导体区域的布局的平面图，而图3是示出了沿着图2中直线Ila-1Ia剖取的横截面结构的横截面图。
[0043]如在图2和图3中所示，根据第一实施例的半导体器件40在具有由自隔离1C工艺形成的元件隔离结构的第二导电型(P型)的半导体衬底1中形成功率1C。半导体衬底1由例如单晶硅衬底形成。
[0044]如在图3中所示，在半导体衬底1的主表面侧上的表层部中，形成第一导电型(η型)的第一阱区2，在其表层部上，形成第二导电型(ρ型)的第二阱区3。在半导体衬底1的主表面侧上的表层部中，第一导电型(η型)的阱区4和第二导电型(ρ型)的阱区5进一步被形成。第一阱区2和第二阱区3设置在半导体衬底1中形成区域1Α的高侧驱动电路中。
[0045]如在图2和图3中所示，第一阱区2被阱区4环绕，并与其接触。阱区4被阱区5环绕，并与其接触。也就是说，阱区4被设置在第一阱区2和阱区5之间，并与它们都接触。
[0046]如图3中所示，pMOS 35是形成在第一阱区2中表层部中的第一有源元件，而nMOS36是形成在第二阱区3中表层部中的第二有源元件。第一阱区2是将pMOS 35与半导体衬底1电隔离的隔离区，而第二阱区3是将nMOS 36与第一阱区2电隔离的隔离区。
[0047]pMOS 35具有由第一阱区2形成的沟道形成区、形成在作为半导体衬底1的主表面的第一阱区2表面上的栅极绝缘层16，被设置于沟道形成区上具有栅极绝缘层16被设置于之间的栅电极18，被设置于第一阱区2的表层部上的第二导电型(p+型)的第一主电极区(源极区)12，以及被设置于第一阱区2的表层部上的第二导电型(p+型)的第二主电极区(漏极区)13，以与第一主电极区12分离，而有沟道形成区被置于其间。
[0048]nMOS 36具有由第二阱区3形成的沟道形成区，形成在作为半导体衬底1的主表面的第二阱区3表面上的栅极绝缘层15，被设置于沟道形成区上具有栅极绝缘层15被设置于之间的栅电极17，被设置于第二阱区3的表层部上的第一导电型(n+型)的第一主电极区(源极区)6，以及被设置于第二阱区3的表层部上的第一导电型(n+型)的第二主电极区(漏极区)7，以与第一主电极区6分离，而有沟道形成区被置于其间。
[0049]栅极绝缘层15和16两者，举例而言，都由二氧化硅膜形成。栅电极17和18两者，举例而言，都由多晶硅膜形成，降低其电阻值的杂质被引入其中。pMOS 35的第一主电极区12和第二主电极区13两者都以与第一阱区2中的杂质浓度相比更高的杂质浓度而形成。nMOS 36的第一主电极区6和第二主电极区7两者都以与第一阱区3中的杂质浓度相比更高的杂质浓度而形成。
[0050]二氧化硅膜可被分为由热氧化形成的热氧化膜以及由化学气相沉积(CVD)形成的沉积氧化膜。在MOSFET中，密度较佳的热氧化膜更宜用作栅极绝缘层15和16。在第一实施例中，采用MOSFET的情况被说明，其中栅极绝缘层15和16两者都由二氧化硅膜形成。然而，作为晶体管，MOSFET可被MISFET替代，在两者中，栅极绝缘材料都是由氮化硅膜或具有氮化硅膜和氧化硅膜的堆叠膜形成。
[0051]在第一阱区2的表层部中，第一导电型(n+型)的第一接触区8以其中比第一阱区2更高的杂质浓度有选择地形成。在第一阱区2和阱区4的表层部中，第一导电型(n+型)的接触区9在第一阱区2和阱区4之上有选择地形成。接触区9以其中比第一阱区2和阱区4更高的杂质浓度被形成。
[0052]在第二阱区3的表层部中，第二导电型的第二接触区14被形成，该接触区具有比第二阱区3更高的杂质浓度。在第二阱区3的表层部中，第一导电型的电荷提取区10进一步被形成，该电荷提取区具有比第二阱区3更高的杂质浓度。
[0053]在半导体衬底1的主表面上，层间电介质20被形成以覆盖栅电极17和18。在层间电介质20上，形成有地电极5a、源电极6a、漏电极7a、接触电极8a、接触电极9a、电荷提取电极10a、源电极12a、漏电极13a和接触电极14a。电极5a至14a中的每个都由铝膜形成。
[0054]地电极5a通过填埋在层间电介质20中的导电塞5b电连接至讲区5。源电极6a通过填埋在层间电介质20中的导电塞6b电连接至第一主电极区(源极区)6。漏电极7a通过填埋在层间电介质20中的导电塞7b电连接至第二主电极区(漏极区)6。
[0055]接触电极8a通过填埋在层间电介质20中的导电塞8b电连接至第一接触区8。接触电极9a通过填埋在层间电介质20中的导电塞9b电连接至接触区9。电荷提取电极10a通过填埋在层间电介质20中的导电塞10b电连接至电荷提取区10。源电极12a通过填埋在层间电介质20中的导电塞12b电连接至第一主电极区(源极区)12。漏电极13a通过填埋在层间电介质20中的导电塞13b电连接至第二主电极区(漏极区)13。接触电极14a通过填埋在层间电介质20中的导电塞14b电连接至第二接触区14。
[0056]地电极5a电连接至图1所示处于地电势的GND端46。也就是说，阱区5处于地电势。
[0057]源电极6a和接触电极14a电连接至示于图1具有电压VS被施加于此的VS端43。也就是说，对于nMOS 36的第一主电极区6，电压VS被施加，而对于第二阱区3，电压VS通过第二接触区14亦被施加。
[0058]接触电极8a、接触电极9a、源电极12a和电荷提取电极10a电连接至图1所示的具有电压VB被施加于其上的VB端44。也就是说，对于第一阱区2和阱区4，电压VB通过接触区9被施加，该电压被供于第一阱区2和阱区4上，且通过第一接触区8被供于第一阱区2中，而对于pMOS 35的第一主电极区12，电压VB亦被施加。此外，对于电荷提取区10，电压VB亦被施加。
[0059]如在图2中所示，第一接触区8以L形被形成在其平面图中，并被排布以使沿着pMOS 35栅电极18的纵向方向