实施例的半导体器件40Β的原理部分中横截面结构的横截面图。
[0083]根据本发明第二实施例的半导体器件40Β具有与根据第二实施例的半导体器件40Α的结构大致相同的结构，但半导体基底的结构是不同的。
[0084]也就是说，在根据第二实施例的半导体器件40Α中，如图4中所示，半导体基底23被使用，其中η型的半导体层lb被提供于ρ型的半导体衬底la上。与此相比，在根据第三实施例的半导体器件40B中，如图5中所示，半导体基底24被使用，其中第二导电型(ρ型)的半导体层lc被提供于第二导电型(P型)的半导体衬底la上。在半导体基底24的高侧驱动电路形成区1A中，在半导体衬底la和半导体层lc之间，第一导电型(n+型)的填埋区22被形成，其杂质浓度比在半导体衬底la和半导体层lc中的高。
[0085]讲区5被形成在半导体层lc中。在半导体层lc中，第一导电型(η型)的讲区25被形成。第一阱区2被形成在阱区25中。另外，在阱区25中，第一阱区2被形成在填埋区22上，以与填埋区22接触。在根据第二实施例的半导体器件40Α中，其结构被提供，其中半导体层lb被提供于第一阱区2和阱区5之间。然而，在根据第三实施例的半导体器件40B中，并非半导体层lb，而是阱区25被提供于第一阱区2和阱区5之间。因此，n+型接触区9被形成在第一阱区2和阱区25之上第一阱区2和阱区25的表层部中。除此之外的结构与第二实施例的半导体器件40A中的相同。
[0086]在根据第三实施例的半导体器件40B中，在高侧驱动电路形成区1A中，具有高杂质浓度的填埋区22被提供于半导体衬底la和半导体层lc之间以与第一阱区2接触。因此，寄生ρηρ双极性晶体管29基极中的杂质浓度变高，通过这样电流放大系数hFE可以被降低以使阻止寄生ρηρ双极性晶体管29工作成为可能。
[0087]此外，就像根据第一实施例的半导体器件40 —样，根据第三实施例的半导体器件40Β在高侧驱动电路形成区1Α中的第二阱区3中设有电荷提取区10，其中电压VB被施加至其。因此，就像根据第一实施例的半导体器件40中，寄生ρηρ双极性晶体管29的工作可以被阻止。因此，与根据第一实施例的半导体器件40相比，根据第三实施例的半导体器件40Β可以进一步阻止寄生ρηρ双极性晶体管29的工作。
[0088](第四实施例)
[0089]图6是示出了一种根据本发明第四实施例的半导体器件40C的示意配置的电路图，而图7是示出了一种采用根据本发明第四实施例的半导体器件40C的降压型转换器60的示意配置的电路图。
[0090]如在图6中所示，根据本发明第四实施例的半导体器件40C是由设有控制电路31、电平移位电路32和驱动电路33a等的功率1C形成的驱动电路。如图7中所示，半导体器件40C在降压型转换器60中驱动开关元件S3，例如，作为驱动对象。降压型转换器60由二极管61、电容62、线圈63和开关元件S3形成。开关元件S3由诸如MOSFET或IGBT之类的有源器件形成。
[0091]在图6中，驱动电路33a设有栅极驱动电路34a。栅极驱动电路34a具有与根据第一实施例的半导体器件40中的栅极驱动电路34相同的配置。具体而言，pMOS 35的源极被连接至VB端44，而pMOS 35的漏极被连接至nM0S36的漏极。nMOS 36的源极被连接至VS端43。对于pMOS 35和nMOS 36的连接点，开关元件S3的栅极被连接，这形成了图7中所示的降压型转换器60。
[0092]在图6中，栅极驱动电路34a以施加于VS端43的电压VS作为参考电压，并以作为第一电压施加于VB端44的电压VB作为供电电源电压进行工作，以在从电平移位电路32接收的信号的基础上从输出端42输出驱动信号，以由此驱动降压型转换器60的开关元件S3 ο
[0093]同样，在以此方式在降压型转换器60中驱动开关元件S3的根据第四实施例的半导体器件40C中，由ρ型第二阱区3、η型第一阱区2和ρ型半导体衬底1形成的寄生ρηρ双极性晶体管29的工作可以像如参照图3说明的根据第一实施例的半导体器件40中的一样被阻止。
[0094]在第四实施例中，半导体器件40C被作为驱动降压型转换器60的开关元件S3的半导体器件进行说明。然而，本发明并不仅限于此，而可以被应用于驱动，诸如升压降压型转换器、逆激转换器以及正激转换器之类的转换器中的开关元件的半导体器件。
[0095]本发明已经关于其最优实施例被特别地图示和描述出，可以被本领域的技术人员理解的是，在形式和细节中上述和其他的变化可在不背离本发明的精神和范围的情况下进行。
【主权项】
1.一种半导体器件，包括: 第一导电型的第一阱区，所述第一阱区被施加第一电压； 第二导电型的第二阱区，所述第二阱区形成在所述第一阱区的表层部中，并且被施加第二电压，其中所述第二电压与所述第一电压不同；以及 第一导电型的电荷提取区，所述电荷提取区形成在所述第二阱区的表层部中，并且被施加所述第一电压。2.如权利要求1所述的半导体器件，其特征在于，所述第一阱区形成在第二导电型的半导体衬底的表层部中。3.如权利要求1所述的半导体器件，其特征在于，所述第一阱区形成在半导体层的表层部中，而所述半导体层形成在第二导电型的半导体衬底的主表面上，在所述半导体层与所述半导体衬底的主表面之间设有第一导电型的填埋区。4.如权利要求1至3中任一项所述的半导体器件，其特征在于，所述第一电压和所述第二电压是在正常操作中使得被施加所述第一电压的所述第一阱区与被施加所述第二电压的所述第二阱区之间的P-η结反向偏置的电压。5.如权利要求1至3中任一项所述的半导体器件，其特征在于，所述电荷提取区被形成为比所述第二阱区浅。6.如权利要求1至3中任一项所述的半导体器件，其特征在于，还包括: 第一导电型的第一接触区，其形成在所述第一阱区的表层部中，并且被施加所述第一电压；以及 第二导电型的第二接触区，其形成在所述第二阱区的表层部中，并且被施加所述第二电压， 所述电荷提取区被布置在所述第二接触区的附近。7.如权利要求6所述的半导体器件，其特征在于，所述电荷提取区被布置在所述第一接触区和所述第二接触区之间。8.如权利要求6所述的半导体器件，其特征在于，所述电荷提取区被形成为包围所述第二接触区。9.如权利要求1至3中任一项所述的半导体器件，其特征在于，还包括: 第二导电型的第一主电极区，其位于所述第一阱区的表层部中，形成第一有源元件； 第二导电型的第二主电极区，其位于所述第一阱区的表层部中，形成所述第一有源元件； 第一导电型的第一主电极区，其位于所述第二阱区的表层部中，形成第二有源元件；以及 第一导电型的第二主电极区，其位于所述第二阱区的表层部中，形成第二有源元件。10.如权利要求9所述的半导体器件，其特征在于，还包括:栅极驱动电路，在所述栅极驱动电路中，所述第一有源元件与所述第二有源元件串联连接， 其中，所述栅极驱动电路具有作为驱动对象的开关元件，而所述开关元件的栅极与所述第一有源元件和所述第二有源元件的连接点相连接。11.如权利要求9所述的半导体器件，其特征在于，还包括:栅极驱动电路，在所述栅极驱动电路中，所述第一有源元件与所述第二有源元件串联连接， 其中，所述栅极驱动电路具有作为驱动对象的高侧电路，在所述高侧电路中，高电压侧开关元件与低电压侧开关元件串联连接，而所述高电压侧开关元件的栅极与所述第一有源元件和所述第二有源元件的连接点相连接。12.如权利要求10或11所述的半导体器件，其特征在于，所述第一有源元件和所述第二有源元件通过各自的第二主电极区相连接，所述第一有源元件将所述第一电压施加到自身的第一主电极区，并且所述第二有源元件将所述第二电压施加到自身的第一主电极区。
【专利摘要】本文提供了一种半导体设备，该半导体设备设有具有第一电压(电压VB)被施加于此的第一导电型的第一阱区2，形成在第一阱区2的表层部并具有不同于第一电压的第二电压(电压VS)被施加于此的第二导电型的第二阱区3，以及形成在第二阱区3的表层部并具有第一电压被施加于此的第一导电型的电荷提取区10。这阻止了寄生双极性晶体管的工作。
【IPC分类】H01L27/04, H01L29/06
【公开号】CN105374818
【申请号】CN201510394922
【发明人】菅野博, 澄田仁志, 山路将晴
【申请人】富士电机株式会社
【公开日】2016年3月2日
【申请日】2015年7月7日
【公告号】US20160056148