延伸的部分与第一主电极区(源极区)12接触，而除接触部分外的其他部分与pMOS 35的第一主电极区12和第二主电极区13分离。
[0060]第二接触区14以U形被形成在其平面图中，并被排布以环绕nMOS 36。第二接触区14被排布以使沿着pMOS 36栅电极17的纵向方向延伸的部分之一与第一主电极区(源极区)6接触，而除接触部分外的其他部分与pMOS 36的第一主电极区6和第二主电极区7分呙。
[0061]接触区9以框形被形成在其平面图中，以环绕pMOS 35和nMOS 36。
[0062]电荷提取区10以框形被形成在其平面图中，以环绕nMOS 36和nM0S36。如图2和图3所示，电荷提取区10被排布在其邻近的第二接触区14的外侧上，也就是说，与第二接触区14相邻。电荷提取区10还被排布在第一接触区8和第二接触区14之间与第一接触区8和第二接触区14分离。电荷提取区10被形成比如图3中所示的第二阱区3浅并被提供以与半导体衬底1厚度方向上的第一阱区2分离，换言之，以使第二阱区3存在于电荷提取区10和第一阱区2之间。
[0063]如在图3中所示，在ρ型第二阱区3的内侧上，p+型第二接触区14和η +型电荷提取区10被彼此相邻地提供。因此，在第二阱区3的表层部上，p-1-n 二极管(ρ-本征-η 二极管)28以ρ+型第二接触区14且第二阱区3作为阳极区，而η +型电荷提取区10作为阴极区来形成。
[0064]作为第一电压的电压VB和作为第二电压的电压VS是在第一阱区2和第二阱区3之间的P-η结在半导体器件40正常工作时反向偏置的电压。
[0065]为生产根据第一实施例的半导体器件40，采用了自隔离1C工艺。在通过自隔离1C工艺生产的半导体器件40中，寄生ρηρ双极性晶体管29由ρ型第二阱区3、η型第一阱区2和ρ型半导体衬底1形成，如图3中所示，寄生ρηρ双极性晶体管29被形成在高侧驱动电路形成区1Α中。寄生ρηρ双极性晶体管29的基极、发射极和集电极进入分别被连接至VB端44、VS端43和GND端46的状态。
[0066]在半导体器件40的正常工作中，作为供电电源电压的电压VB比作为中间电压的电压VS高，没有寄生ρηρ双极性晶体管29被该电压操作。然而，当电压VB由于负电压冲击而降低至比电压VS低作为硅ρ-η结扩散电势的0.6V或更多时，也就是说，当电压VB和电压VS变成下式表示的关系时:电压VB〈(电压VS-0.6V)，寄生ρηρ双极性晶体管29变为开启状态。这导致大电流在高侧电路侧上的高电压(高电压主供电电源HV的高电压侧电压)被施加到的VS端43和地端46之间相关的半导体器件中(高击穿电压1C)流动，即，从第二阱区3到半导体衬底1。这样，由大电流产生的热量引起半导体器件40发生故障使得器件40不可靠。
[0067]与此相比，在根据本发明的第一实施例的半导体器件40中，电荷提取区10被设置于第二阱区3中，而高侧电路的电压VB被施加至电荷提取区10。因此，当电压VB由于负电压冲击而降低至比电压VB低作为硅ρ-η结扩散电势的0.6V或更多时，有ρ+型第二接触区14和ρ型第二阱区3作为其阳极区，且有η +型电荷提取区10作为其阴极区的p-1-n 二极管28被正向偏置以允许电流在p-1-n 二极管28中流动。换言之，电流可以通过电荷提取区10被提取。因此，流至寄生ρηρ双极性晶体管29的电流可以被降低以阻止寄生ρηρ双极性晶体管29工作。因此，由于通过大电流产生的热量而发生在半导体器件40中的故障可以被防止以增强根据第一实施例的半导体器件40的可靠性。
[0068]电荷提取区10被形成比第二阱区3浅。这是因为被形成比第二阱区3深的电荷提取区10，S卩，被形成与第一阱区2接触使得电荷提取区10和第一阱区2开始导电以使电荷提取区10成为寄生ρηρ双极性晶体管29的一部分而失去阻止寄生ρηρ双极性晶体管29工作的效果。
[0069]有ρ+型第二接触区14和ρ型第二阱区3作为其阳极区，且有η+型电荷提取区10作为其阴极区的P-1-n 二极管28在不受噪声影响的正常状态下被反向偏置。在被反向偏置的状态下，需要保持击穿电压从而使得没有电流流动。在根据第一实施例的半导体器件40中，第二接触区14和电荷提取区10被分开，而其杂质浓度低于第二接触区14的第二阱区3被布置在第二接触区14和电荷提取区10之间。这样，击穿电压可以被维持从而使得在被反向偏置的状态下没有电流流动。
[0070]当电压VB通过负电压冲击被降低至比电压VS低0.6V或更多时，寄生ρηρ双极性晶体管29的电流通路的一端是第二接触区14。在根据第一实施例的半导体器件40中，电荷提取区10被提供以环绕第二接触区14的外围。这样，在电流流入寄生ρηρ双极性晶体管29之前，电流可以被有效地提取至电荷提取区10中，通过这样的方式阻止寄生ρηρ双极性晶体管29工作的效果可被增强。
[0071]当电压VB因为负电压冲击被降低至比电压VS低0.6V或更多时，寄生ρηρ双极性晶体管29的基极电流流至电压VB被施加于其上的第一接触区8。在根据第一实施例的半导体器件40中，电荷提取区10被提供于第二接触区14和第一接触区8之间。这可以阻止基极电流流至第一接触区8。因此，阻止寄生ρηρ双极性晶体管29工作的效果可以被增强。
[0072]这里，通常，pMOS 35具有作为源区电连接至VB端44的第一主电极区12，并具有作为漏区电连接至作为nMOS 36漏极区的第二主电极区7的第二主电极区13。当pMOS 35在开启状态时，可以想象，这使得通过pMOS 35被施加于作为nMOS 36的漏极区的第二主电极区7的电压VB提供阻止寄生ρηρ双极性晶体管29的效果。然而，在这种情况下，阻止的效果导致其取决于pMOS 35是否处于开启状态。另外，阻止的效果受pMOS 35的导通状态电阻的影响。
[0073]与此相比，在根据第一实施例的半导体器件40中，电荷提取区10被直接电连接至VB端44而pMOS 35被旁路。因此，在其中寄生ρηρ双极性晶体管29被阻止的驱动电路(功率1C)的工作可以不取决于pMOS 35是否处于开启状态且不受pMOS 35的导通状态电阻影响而被实现。
[0074](第二实施例)
[0075]图4是示出了一种根据本发明第二实施例的半导体器件40A的原理部分中横截面结构的横截面图。
[0076]根据本发明第二实施例的半导体器件40A具有与根据第一实施例的半导体器件40的结构大致相同的结构，除了半导体衬底的结构是不同的。
[0077]也就是说，在根据第一实施例的半导体器件40中，如图3中所示，ρ型半导体衬底1被使用。与此相比，在根据第二实施例的半导体器件40A中，如图4中所示，半导体基底23被使用，其中第一导电型(η型)的半导体层lb被设置于第二导电型(ρ型)的半导体衬底la上。在半导体基底23的高侧驱动电路形成区1A中，在半导体衬底la和半导体层lb之间，第一导电型(n+型)的填埋区22被形成，其杂质浓度比在半导体衬底la和半导体层lb中的高。
[0078]第一阱区2和阱区5被形成在半导体层lb中。第一阱区2被形成在填埋区22上的半导体层lb中，以与填埋区22接触。在根据第一实施例的半导体器件40中，其结构被形成，其中阱区4被提供于第一阱区2和阱区5之间。在根据第二实施例的半导体器件40A中，半导体层lb被提供于第一阱区2和阱区5之间而非阱区4之间。因此，n+型接触区9被形成在第一阱区2和半导体层lb之上第一阱区2和半导体层lb的表层部中。除此之外的结构与第一实施例中的相同。
[0079]在根据第二实施例的半导体器件40A中，在高侧驱动电路形成区1A中，具有高杂质浓度的填埋区22被提供于半导体衬底la和半导体层lb之间以与第一阱区2接触。因此，寄生ρηρ双极性晶体管29基极中的杂质浓度变高，通过这样电流放大系数hFE可以被降低以使阻止寄生ρηρ双极性晶体管29工作成为可能。
[0080]此外，就像根据第一实施例的半导体器件40 —样，根据第二实施例的半导体器件40Α在高侧驱动电路形成区1Α中的第二阱区3中设有电荷提取区10，电压VB被施加至该电荷提取区10。因此，就像在根据第一实施例的半导体器件40中，寄生ρηρ双极性晶体管29的工作可以被阻止。因此，与根据第一实施例的半导体器件40相比，根据第二实施例的半导体器件40Α可以进一步阻止寄生ρηρ双极性晶体管29的工作。
[0081](第三实施例)
[0082]图5是示出了一种根据本发明第三