Ⅲ-Ⅴ器件在Si晶片上的集成的制作方法
【技术领域】
[0001]本文中所描述的实施例涉及电子系统制造的领域，并且具体来说，涉及制造基于m-v材料的器件。
【背景技术】
[0002]通常来说，为了在沿〈100〉晶体取向(“Si(100)”)对齐的硅(“Si”)衬底上集成m-V材料以用于具有互补型金属氧化物半导体(“CMOS”)晶体管的片上系统(“S0C”)高电压和射频(“RF”)器件，则由于m-v材料和硅的不同晶格性质而出现巨大的挑战。通常来说，当在硅(“Si”)衬底上生长m-v材料时，由于m-v材料与Si之间的晶格失配而产生缺陷。这些缺陷可能减少m-v材料中的载流子(例如，电子、空穴、或它们两者)的迀移率。
[0003]当前，在Si(100)晶片上集成GaN(或任何其它m-N材料)包含使用厚的缓冲层(>1.5um)并且以2-8°的斜切角开始斜切Si(100)晶片，以获得用于器件层的生长的足够低的缺陷密度层。通常来说，在Si(100)晶片上集成GaN(或任何其它ΙΠ-Ν材料)包含覆盖式外延生长过程，该过程发生在整个晶片上方而不是选择性的区域或具体图案上方。另外，当前技术并不为对彼此非常接近的GaN晶体管和Si CMOS电路两者的共同集成提供途径。
【附图说明】
[0004]图1示出了根据一个实施例的电子器件结构的截面视图。
[0005]图2是根据一个实施例的在去除绝缘层和衬底的部分之后的与图1类似的视图。
[0006]图3是根据一个实施例的在沟槽的底部上形成经图案化的硬掩模层之后的与图2类似的视图。
[0007]图4是根据一个实施例的在通过经图案化的硬掩模层对衬底进行蚀刻以形成多个台面结构之后的与图3类似的视图。
[0008]图5是根据一个实施例的在位于衬底上的沟槽中的台面结构上的经图案化的硬掩模层上共形地沉积绝缘层之后的与图4类似的视图。
[0009]图6是根据一个实施例的在去除顶部硬掩模上的绝缘层的部分以暴露台面结构的顶表面之后的与图5类似的视图。
[0010]图7是根据一个实施例的在台面结构的顶表面上沉积成核层之后的与图6类似的视图。
[0011 ]图8是根据一个实施例的在成核层上沉积m-v材料层之后的与图7类似的视图。
[0012]图9是根据一个实施例的在m-V材料层的LE0部分上方沉积器件层之后的与图8类似的视图。
[0013]图10是根据一个实施例的在位于m-v材料层的LE0部分上方的器件层的部分上方形成接触部以形成一个或多个基于m-v材料的器件之后的与图9类似的视图。
[0014]图11是电子器件结构的三维视图，图2中描绘了该电子器件结构的截面部分。
[0015]图12是根据一个实施例的示出在台面结构上方产生的穿透位错(treadingdislocat1n)的与图9类似的截面视图。
[0016]图13是根据一个实施例的用于表明缺陷密度与台面结构的尺寸的依赖性的图12中所示的结构的部分的截面视图。
[0017]图14是根据一个实施例的用于表明在绝缘层111上沉积m-v材料层的LE0部分的优点的图12中所示的结构的部分的截面视图。
[0018]图15A是根据一个实施例的用于表明m-V材料层的横向过度生长的图14中所示的结构的部分的截面视图1500。
[0019 ]图15B是根据一个实施例的图示硅晶片上的硅台面结构取向的示例的视图。
[0020]图16是根据一个实施例的用于表明M-V材料层的两个接近的LE0部分的与图12类似的截面视图。
[0021]图17A示出了根据一个实施例的在平面硅衬底上生长的m-v材料缓冲层堆叠体的截面视图。
[0022]图17B示出了根据一个实施例的用于表明在与图17A中所示的结构相比具有减小的缓冲厚度的Si台面上的GaN生长的与图12类似的截面视图。
[0023]图17C是图17B中所描绘的结构的部分的原子力显微镜视图。
[0024]图18A是根据一个实施例的示出在平面衬底上生长的M-V材料堆叠体结构的顶视图。
[0025]图18B是根据一个实施例的示出在台面结构上生长的M-V材料堆叠体结构的顶视图。
[0026]图18C是根据一个实施例的示出对于使用硅台面来生长的GaN晶体管的电流与电压相比较的曲线图。
[0027]图19A示出了根据一个实施例的用于表明M-V材料层的LE0部分的无缝融合的与图12类似的截面视图1901。
[0028]图19B是通过扫描电子显微镜(“SEM”)得到的部分的顶视图。
[0029]图19C是根据一个实施例的具有GaN材料的部分的结构的顶视图的原子力显微镜图像，该GaN材料横向生长在硅台面之间的绝缘层上方。
[0030]图20图示了根据一个实施例的计算设备。
[0031]图21A是根据一个实施例的在位于衬底上的沟槽中的台面结构上的经图案化的硬掩模层上共形地沉积绝缘层之后的与图4类似的视图。
[0032]图21B是根据一个实施例的在去除硬掩模上的绝缘层之后的与图21A类似的视图。
[0033]图22是根据一个实施例的在台面结构的顶表面上沉积成核层之后的与图21B类似的视图。
[0034]图23是根据一个实施例的在成核层上的M-V材料层上沉积器件层之后的与图22类似的视图。
【具体实施方式】
[0035]在以下描述中，阐述了诸如具体材料、元件尺寸等的大量具体细节，以便提供对如本文中所描述的实施例中的一个或多个实施例的透彻理解。然而，对本领域普通技术人员来说显而易见的是，可以在没有这些具体细节的情况下实践如本文中所描述的一个或多个实施例。在其它实例中，并没有很详细地描述半导体制造过程、技术、材料、设备等，以避免不必要地使本发明难以理解。
[0036]尽管在附图中描述并示出了某些示例性的实施例，但应当理解，这些实施例仅仅是例示性的而不是限制性的，并且实施例并不被限制为所示出的和所描述的具体构造和布置，因为对于本领域普通技术人员来说可以发生修改。
[0037]在整个说明书中对“一个实施例”、“另一个实施例”、或“实施例”的引用表示在至少一个实施例中包括结合实施例所描述的特定特征、结构或特性。因此，在整个说明书中的各处出现的诸如“一个实施例”和“实施例”之类的短语不一定全都指代相同的实施例。此夕卜，可以在一个或多个实施例中以任何适当的方式组合特定特征、结构、或特性。
[0038]此外，创造性的方面在于少于单个所公开的实施例中的所有特征。因此，在【具体实施方式】之后的权利要求书在此明确并入到该【具体实施方式】中，其中，每项权利要求代表其自身作为单独的实施例。尽管本文中已经描述了示例性的实施例，但本领域技术人员将认识到，在具有如本文中所描述的修改和变型方式的情况下可以实践这些示例性的实施例。因此，该描述将被当作是例示性的而不是限制性的。
[0039]本文中描述了用于制造电子器件的方法和装置。绝缘层共形地沉积在衬底上的沟槽中的多个台面结构上。绝缘层填充台面结构外部的空间。成核层沉积在台面结构上。m-V材料层沉积在成核层上。在绝缘层上方横向生长m - V材料层。通常来说，m- V材料指代复合半导体材料，该复合半导体材料包括周期表的m族元素中的至少一种元素，例如:铝(“A1”)、镓(“Ga” )、铟(“In” );以及周期表的V族元素中的至少一种元素，例如:氮(“N” )、磷(“P” )、砷(“As” )、锑(“Sb” )。在至少一些实施例中，衬底包括硅，并且m-V层包括GaN。
[0040]在至少一些实施例中，描述了用于将用于功率管理集成电路(“PMIC”)的GaN器件(例如，晶体管、以及其它基于GaN的器件)与非常接近片上系统(“SoC”)产品的Si互补型金属氧化物半导体(“CMOS”)电路RF功率放大器(“PA”)应用共同集成的方法。在至少一些实施例中，在沿(100)结晶取向对齐的Si晶片中嵌入的小岛内形成包括外延生长的m-氮(“N”)的电子器件(例如，晶体管)或任何其它电子器件。在沿(100)结晶取向对齐的Si晶片中嵌入的岛中形成电子器件允许具有低缺陷密度和Si CMOS电路侧面的低体泄漏两者的基于m-V材料的晶体管的共同集成。
[0041]在实施例中，为了将GaN集成在用于SoC高压的Si(100)和非常接近CMOS晶体管的RF器件上，在Si CMOS晶片内的预限定的沟槽内选择性地生长GaN晶体管堆叠体。从器件的角度来看，沟槽中每一侧的尺寸为从大约70微米(“μπι”)到大约ΙΟΟμπι。在沟槽内使用氧化物下层允许实施GaN的横向外延过度生长，从而得到对于GaN器件的低缺陷密度和低体泄漏。在实施例中，所形成的Si台面打破了Si衬底中沟槽底部处的Si膜的连续性，这允许:对于相同的缺陷和裂纹密度，与沉积在Si(100)平面晶片上的GaN外延堆叠体覆盖层的总厚度相比，减小GaN外延层堆叠体的总厚度。
[0042]图1示出了根据一个实施例的电子器件结构的截面视图100。电子器件结构包括衬底101。在实施例中，衬底101是已经沿预先确定的晶体取向对齐的衬底。通常来说，对于电子器件制造领域的普通技术人员来说，结晶取向(例如，(100)、(111)、(110)、以及其它结晶取向是公知的。在实施例中，衬底101包括半导体材料(例如，单晶硅(“Si”)、锗(“Ge”)、硅锗(“SiGe”))、基于M-V材料的材料(例如，砷化镓(“GaAs” )、或者它们的任何组合。在一个实施例中，衬底101包括用于集成电路的金属互连层。在至少一些实施例中，衬底101包括由电绝缘层(例如，层间电介质、沟槽绝缘层、或者对于电子器件制造领域的普通技术人员来说公知的任何其它绝缘层)分开的电子器件(例如，晶体管、存储器、电容器、电阻器、光电子器件、开关、以及任何其它的有源电子器件和无源电子器件)。在至少一些实施例中，衬底101包括被配置为金属层的互连件(例如，过孔)。
[0043]在实施例中，衬底101是绝缘体上半导体(SOI)衬底，其包括体下层衬底，中间绝缘层、以及沿预先确定的晶体取向(例如，〈10 0 >晶体取向)对齐的顶部单晶层。顶部单晶层可以包括上面所列出的任何材料，例如，硅。
[0044]在实施例中，衬底101是沿〈100〉晶体取向对齐的硅衬底(“Si(100)”)。绝缘层102沉积在衬底上。
[0045]绝缘层102可以是适合于使相邻器件绝缘并防止泄漏的任何材料。在一个实施例中，电绝缘层102是氧化物层(例如，二氧化硅)或者由电子器件设计确定的任何其它电绝缘层。在一个实施例中，绝缘层102包括层间电介质(ILD)，例如，二氧化硅。在一个实施例中，绝缘层102可以包括聚酰亚胺、环氧基树脂、光可界定(photodefinable)材料，例如，苯并环丁烯(BCB)、以及WPR系列材料、或旋涂玻璃。在一个实施例中，绝缘层102是低电容率(低k)的ILD层。通常来说，低k被称为介电常数(电容率k)低于二氧化硅的电容率的电介质。
[0046]在一个实施例中，绝缘层102是用于提供使衬底101上的一个岛与其它岛隔离的场隔离区的浅沟槽隔离(STI)层。在一个实施例中，层102的厚度在大约为20纳米(“nm”)到350纳米(“nm”)的范围内。绝缘层102可以是使用对电子器件制造领域的普通技术人员来说公知的任何技术(例如但不限于化学气相沉积(CVD)和物理气相沉积(PVD))来进行覆盖式沉积。在绝缘层102上形成经图案化的层103，以暴露绝缘层102的部分。在实施例中，层103是经图案化的硬掩模层。可以使用对电子器件制造领域的普通技术人员来说公知的图案化技术和蚀刻技术中的一项技术来对硬掩模层进行图案化。在至少一些实施例中，硬掩模层103包括氧化铝(例如41203);多晶硅、无定形硅、多晶锗(“66”)、难熔金属(例如，钨(“胃”)、钼(“Mo” )、或其它难熔金属)、或者它们的组合。在实施例中，层103是光致抗蚀剂层。
[0047]图2是根据一个实施例的在去除绝缘层和衬底的部分之后的与图1类似的视图