用于显示器件的驱动集成电路的制作方法

专利名称：用于显示器件的驱动集成电路的制作方法
技术领域：
本发明涉及一种利用PSRAM或DRAM作为图形存储器的驱动集成电路， 更具体地，涉及一种用于能够增加存储器产量的显示器件的驱动集成电路。
背景技术：
在用于驱动显示器件的驱动集成电路中，静态随机接入存储器(SRAM) 通常用于作为图形存储器，最近，伪SRAM (PSRAM)或动态随机接入存储 器(DRAM)被用作图形存储器。
对于传统PSRAM启动偏置电压的电平是通过寄存器中的数字数据设置 来控制的。即，传统上，对于所有集成在个晶圆中的驱动集成电路的基准偏 置电压的电平基于已经设置在寄存器中的数字数据进行选择，最终的字线偏置 电压根据所选的基准偏置电压电平来确定。
在此，为向每一个驱动集成电路的PSRAM提供基准偏置电压，该基准偏 置电压与一个公共程序设置的相同数字数据对应。此时，由于基准偏置电压为 模拟电压，其可以根据工艺环境而改变。
换句话说，尽管分别提供给驱动集成电路的所有数字数据具有相同值，但 基于这些数字数据产生的基准偏置电压可以根据工艺环境具有不同的值。因 此， 一些基准偏置电压中所具有的电平远远偏离目标值，并且施加这些基准偏 置电压的一些驱动集成电路可能因此而不工作。
通过该方式制造的驱动集成电路与存储前面所提到的程序的软件一起供 应给显示器件制造商。此时，如前面所述，在提供的驱动集成电路中，施加远 远偏离目标值的基准偏置电压的有缺陷的驱动集成电路，不得不被丢弃，因为程序不能对其进行操作。
总之，按照惯例，在一个晶圆中形成的所有驱动集成电路中，提供给 PSRAM所必须的基准偏置电压的电平依靠公共程序设置，从而使得不可能补
偿由于工艺变化而引起的用于PSRAM的驱动电压的不稳定性，由于不稳定性 而导致驱动集成电路的产量损失。

发明内容
因此，本发明涉及一种用于显示器件的驱动集成电路，其基本消除了现有 技术的局限和缺点而导致的一个或多个问题。
本发明的一个目标在于提供一种用于显示器件的驱动集成电路，其能够利 用额外的非易失性存储器稳定字线偏置电压，并利用外部驱动电压或来自驱动 集成电路的泵单元的泵升电压驱动非易失性存储器，以最小化集成电路由于增 加非易失性存储器而导致的尺寸增加，从而在没有很大程度增加驱动集成电路 的尺寸的情况下能够增加驱动集成电路的产量。
本发明的其他优点、目的以及特征部分将在下面详细描述，并且对于熟悉
本领域的技术人员通过下面描述的研究部分变得清晰，或从本发明的实践中得 知。通过在文字描述、杈利要求书以及附图中具体指出的结果可以实现并获得 本发明的目的以及其他优点。
为了达到本发明的这些目的和其它优点，正如在此具体地和广义地描述，
用于显示器件的驱动集成电路包括用于存储图像数据的第一存储单元；用于 存储控制所述第一存储单元的操作中所必须的各种驱动信号的电平的基准数 据的第二存储单元；用于基于存储在所述第二存储单元中的基准数据设置驱动 信号电平并将所述设置电平的驱动信号提供给所述第一存储单元的功率产生 单元；以及用于控制所述功率产生单元的操作的控制单元。
驱动信号可以包括用于驱动第一存储单元的字线的字线偏置电压；用于 驱动第一存储单元的位线的位线预加压偏置电压；以及用于驱动第一存储单元 的电容器的上电极的电容器上电极偏置电压。
功率产生单元可以基于存储在第二存储单元的基准数据设置基准偏置电 压的电平来控制驱动信号的电平。
第一存储单元可以是易失性存储器。优选地，第一存储单元可以是动态随机接入存储器(DRAM)或伪静态速
记接入存储器(PSRAM)。
第二存储单元可以是非易失性存储器。
优选地，第二存储单元可以是电可檫除和可编程只读存储器(EEPROM)、 一次可编程(OTP) EPROM、铁电RAM (FRAM)、磁RAM (MRAM)和
闪存中的一种。
功率产生单元包括基准偏置发生器，其用于基于来自第二存储单元的基准 数据设置基准偏置电压电平，并输出所设置的电平的基准偏置电压；RAM功 率发生器用于从基准偏置发生器接收基准偏置电压，基于所接收的基准偏置电 压设置驱动信号的电平，并输出所设置的电平的驱动信号。
功率产生单元还包括增强(boosting)时钟发生器，其用于将时钟信号提 供给RAM功率发生器，以使RAM功率发生器能够放大和输出驱动信号中的 任何一种；RAM功率发生控制器，用于基于提供给控制单元的来自存储器操 作模式控制寄存器的控制值，控制基准偏置发生器、RAM功率发生器和增强 时钟发生器的操作；以及上电复位电路，用于确定到第一和第二存储单元的 RAM驱动电压是否稳定，以确定是否运行第一存储单元、第二存储单元、基 准偏置发生器以及RAM功率发生控制器。
第二存储单元可以通过用于显示器件的驱动集成电路的多个外部终端提 供基准数据、阱偏置电压、位线预加压偏置电压和字线偏置电压。
驱动集成电路还包括泵单元，用于在控制单元的控制下输出泵升电压；稳 定电路，用于稳定来自泵单元的泵升电压以产生对于驱动第二存储单元所必须 的偏置电压，并分别通过第一到第三转换器将产生的偏置电压提供给第二存储 单元；以及基准电压电平控制解码器，其中控制单元可以包括控制寄存器， 用于控制稳定电路和第一到第三转换器的操作，以控制用于第二存储单元的擦 除操作和写入操作的时间和第二存储单元的偏置电压的应用次数；以及电平控 制寄存器，用于产生基准数据的RAM功率发生器，其中基准电压电平控制解 码器可以接收来自RAM功率发生器电平控制寄存器的基准数据，解码接收到 的基准数据并将解码后的基准数据提供给第二存储单元。
偏置电压可以包括阱偏置电压、位线预加压偏置电压和字线偏置电压，其 中驱动集成电路还包括多个外部终端，分别用于提供基准数据、阱偏置电压、位线预加压偏置电压和字线偏置电压到第二存储单元；以及多个转换器，每一 个用于在所述控制器的控制下，在所述一个终端和所述第二存储单元之间使能 或中断电连接。
第二存储单元还存储用于设置第一存储单元的更新时间的更新数据。 驱动集成电路还包括更新信号发生器，用于基于来自第—存储单元的更新
数据产生更新信号，并将产生的更新信号提供给第一存储单元。
应该理解，本发明的前面概括性描述和以下详细描述都是示意性的和解释
性的，意在对本发明的权利要求提供进一步解释。


附图提供对本发明进一步理解，并且结合进来作为本说明书一部分。附图 示出多个实施例，并且结合说明书以解释本发明的原理。在附图中
图1示出了根据本发明第一实施方式的用于显示器件的驱动集成电路结 构的方框图2示出了根据本发明第二实施方式的用于显示器件的驱动集成电路结 构的方框图；以及
图3示出了根据本发明第三实施方式的用于显示器件的驱动集成电路结 构的方框图。
具体实施例方式
下面将详细说明本发明的优选实施方式，其实施例在附图中示出。尽可能， 附图中相同的附图标记表示相同或相似的元件。在本发明以下描述中，如果在 此引入的已知的功能和结构的详细描述使得本发明的主要内容变得不清晰，则 将其省略。
第一实施方式
图1示出了根据本发明第一实施方式的用于显示器件的驱动集成电路结 构的方框图。
如图1所示，根据本发明第一实施方式的用于显示器件的驱动集成电路包 括用于存储图像数据的第一存储单元301;用于存储基准数据的第二存储单 元302，该基准数据用于控制对于第一存储单元301的工作所必须的多种驱动信号的电平；用于基于第二存储单元302中存储的基准数据设置驱动信号的电 平并将设置的电平的驱动信号提供给第一存储单元301的功率产生单元101;
以及用于控制功率产生单元101的控制单元100。
在此，第一存储单元301为存储外部图像数据的图形存储器。优选地，第 一存储单元301可以是动态随机接入存储器(DRAM)或利用DRAM单元的 伪静态随机接入存储器(PSRAM)
第二存储单元302为非易失性存储器，其即使在断电的情况下也能保持存 在其中的信息。优选地，第二存储单元302可以是电可擦除和可编程只读存储 器(EEPROM)、 一次可编程(OTP) EPROM、铁电RAM (FRAM)、磁 RAM (MRAM)和闪存中的一种。
功率产生单元101包括基准偏置发生器215，其用于基于来自第二存储单 元302的基准数据设置基准偏置电压电平，并输出所设置的电平的基准偏置电 压；RAM功率发生器213，用于从基准偏置发生器215接收基准偏置电压， 基于所接收的基准偏置电压设置驱动信号的电平，并输出所设置的电平的驱动 信号；增强时钟发生器212，其用于将时钟信号CLK1和CLK2提供给RAM 功率发生器2D，以使RAM功率发生器2B能够放大和输出驱动信号中的任 何一种；RAM功率发生控制器211，用于基于提供给控制单元100的来自存 储器操作模式控制寄存器411的控制值，控制基准偏置发生器215、 RAM功 率发生器213和增强时钟发生器212的操作；以及上电复位电路214，用于确 定到第一和第二存储单元301和302的RAM驱动电压是否稳定，以确定是否 运行第一存储单元301、第一存储单元302、基准偏置发生器215以及RAM 功率发生控制器211。
在此，存储器工作模式控制寄存器411为控制第一存储单元301工作的寄 存器。寄存器411通过以待机模式、睡眠模式以及深度待机模式中的一种运行 第一存储单元301减小驱动集成电路功率消耗。
基准偏置发生器215包括多个双极型晶体管(BJT)和多个金属氧化硅场效 应晶体管(MOSFET)。从基准偏置发生器215输出的基准偏置电压约为IV。 基准偏置电压的电平可以根据存储在第二存储单元302的基准数据减小或增 加。将来自基准偏置发生器215的基准偏置电压提供给RAM功率发生器213。 RAM功率发生器213确定基于基准偏置电压输出的驱动信号是否准确地具有目标电压电平。
在第一存储器单元301包括彼此交叉排列的多个字线和多个位线，以及多 个用于存储图像数据的电容。
驱动信号包括用于驱动第一存储单元301的字线的字线偏置电压VPP;用 T驱动第一存储单元301的位线的位线预加压偏置电压VBLP;以及用于驱动
第一存储单元301的电容器的上电极的电容器上电极偏置电压VCP。
除字线偏置电压VPP、位线预加压偏置电压VBLP以及电容其上电极偏 置电压VCP，基于基准偏置RAM功率发生器213还产生对于第一存储单元 301的工作所必须的各种偏置电压。
RAM发生器213接收来自基准偏置发生器215的基准偏置电压，并利用 基准偏置电压产生诸如字线偏置电压VPP、位线预加压偏置电压VBLP以及 电容其上电极偏置电压VCP的驱动信号。换句话说，RAM功率发生器213通 过以预定的比率升高或降低基准偏置电压来产生驱动信号。因此，驱动信号的 电平受基准偏置电压的电平的影响。
字线偏置电压VPP高于提供给控制单元100的工作电压VCC。 RAM功 率发生器213通过泵激工作电压VCC以升压(boost)，产生字线偏置电压 VPP。对于泵作业，需要时钟信号CLK1禾BCLK2。最后，增强时钟发生器212 将这些时钟脉冲CLK1和CLK2提供给RAM功率发生器213。
驱动信号具有预定范围的电平以驱动第一存储单元301。特别地，根据工 艺环境，驱动信号的电平可以超过所允许的误差范围。传统地，没有方法能够 恢复施加电平超过所允许的误差范围的驱动信号的驱动集成电路。
然而，在本发明中，由于基准偏置电压的电平能够通过改变存储在第二存 储单元302的基准数据的电平来改变，可以达到随着工艺环境的改变而将驱动 信号的电平变为原始目标电平。
为了写入或擦除第二存储单元302中的基准数据，有必要将基准数据、阱 偏置电压(阱偏置电压)、位线预加压偏置电压VBLP以及字线偏置电压VPP 提供给第二存储单元302。最后，在第一实施方式中，在驱动集成电路外形成 用于提供基准数据和各个电压(阱偏置电压、位线预加压偏置电压VBLP以及 字线偏置电压VPP)的多个外部终端501到504。
艮P，第一外部终端501为提供基准数据的终端，第二外部终端502为提供阱偏置电压的终端，第三外部终端503为提供位线预加压偏置电压VBLP的终 端，第四外部终端504为提供字线偏置电压VPP的终端。在未形成驱动集成 电路的晶圆的部分之上形成第一到第四外部终端501到504。通过第一外部终 端501提供给第二存储单元302的基准数据为解码后的数据。
第二存储单元302可以是EEPROM，如前面所述。需要非常高的电压在 该EEPROM中写入基准数据。在第一实施方式中，从驱动集成电路的外面提 供该电压。
另一方面，第一存储单元301为易失性存储器。为了保留存储在第一存储 单元301的信息，必须定期将更新信号提供给第一存储单元301以将信息数据 重新输入到第一存储单元301。最后，含有关于第一存储单元301的更新时间 的信息的更新数据进一步地存储在本发明的第二存储单元302。更新的数据通 过第一外部终端501以与上述基准数据相同的方式存储在第二存储单元302。
同时，根据本发明第一实施方式的显示器件的驱动集成电路还包括更新信 号发生器555，用于基于来自第二存储单元302的更新数据来输出更新信号。
艮口，更新信号发生器555从第二存储单元302接收更新数据，基于接收的 更新数据产生更新信号，并将更新的信号提供给第一存储单元301。随后，上 述信息通过更新信号重新输入到第一存储单元301 。
在传统驱动集成电路中，SRAM通常用于第一存储单元。相比而言，在本 发明中，如上面所述，通过将更新数据存储在第二存储单元301，在不考虑存 第一存储单元301的存储器类型(非易失性存储器或易失性存储器)的情况下， 执行驱动集成电路的寄存器设置。
第二实施方式
图2示出了根据本发明第二实施方式的用于显示器件的驱动集成电路结 构的方框图
参见图2，除了图l的结构，根据本发明第二实施方式的用于显示器件的 驱动集成电路还包括泵单元420，用于在控制单元100的控制下输出泵升电压； 稳定电路421，用于稳定来自泵单元420的泵升电压以产生对于驱动第二存储 单元302所必须的偏置电压(阱偏置电压、位线预加压偏置电压以及字线偏置 电压)，并分别通过第一到第三转换器SW1到SW3将产生的偏置电压提供给 第二存储单元302。除了存储器操作模式控制寄存器411之外，控制单元IOO还包括控制寄存器412，用于控制稳定电路421和转换器SW1到SW3的操作， 以控制用于第二存储单元302的擦除操作和写入操作的时间和第二存储单元 302的偏置电压的应用次数；以及用于产生基准数据的RAM功率发牛器电平 控制寄存器413。根据本发明第二实施方式的用于显示器件的驱动集成电路还 包括基准电压电平控制解码器424，用于接收来自RAM功率发生器电平控制 寄存器413的基准数据，解码接收到的基准数据并将解码后的基准数据提供给 第二存储单元302。
稳定电路421和第二存储单元302通过第一到第三转换器SW1到SW3 互相连接。阱偏置电压通过第一转换器SW1提供给第二存储单元302，位线 预加压偏置电压通过第二转换器SW2提供给第二存储单元302，字线偏置电 压通过第三转换器SW3提供给第二存储单元302。
调节器用作稳定电路421 。泵单元420产生显示器工作所必须的泵升电压。 在驱动集成电路中提供泵单元420和稳定电路421。
基准电压电平控制解码器424在RAM功率产生电平控制寄存器413的控 制下，减少在第一和第二存储单元301和302中使用的各种电压的误差。艮卩， 基准电压电平控制解码器424产生1V的基准电压以确定用于第一和第二存储 单元301和302中的各种电压的矫正电平(correct level)。随后，基准电压电 平控制解码器424将每一个电压与基准电压相比，并根据比较结果减小二者的 误差。
根据本发明的第二实施方式的结构中，将来自驱动集成电路中的相应组成 元件的基准数据、阱偏置电压、位线预加压偏置电压和字线偏置电压提供给第 二存储单元302。
从控制单元100中的RAM功率发生电平控制寄存器413提供基准数 据，从稳定电路421提供阱偏置电压、位线预加压偏置电压和字线偏置电压。
基于设置在控制单元100的控制寄存器412中的控制值控制第二存储单元 302的写操作。
从RAM功率发生器电平控制寄存器413输出的基准数据被基准电压 电平控制解码器424解码，并随后提供给第二存储单元302。此时，在第二存 储单元302所必须的电压(阱偏置电压、位线预加压偏置电压和字线偏置电压) 未提供给第二存储单元302之前，不执行第二存储单元302的写操作(存储基准数据操作)或擦除操作(擦除基准数据操作)。控制寄存器412控制诸如第二存储单元302的写和擦除操作。当控制寄存 器412操作稳定电路421并打开第一到第三转换器SW1到SW3时，将来自稳 定电路421的阱偏置电压、位线预加压偏置电压和字线偏置电压提供给第二存 储单元302因此，控制寄存器412控制稳定电路421和第一到第三转换器SW1到 SW3，以从稳定电路421到第二存储单元302控制阱偏置电压，位线预加压偏 置电压和字线偏置电压的应用时间和次数，从而控制第二存储单元302的写操 作和擦除操作。控制寄存器412控制稳定电路421，并基于控制值设置第一到第三转换器 SW1到SW3。因此，控制寄存器412能够通过改变控制值调整应用时间和应 用次数。根据本发明第二实施方式，上述更新数据还存储在用于显示器件的驱动集 成电路中提供的第二存储单元302，在驱动集成电路中还提供更新信号发生器 555。从RAM功率发生器电平控制寄存器413输出更新数据。更新的数据以与 上面所述的基准数据相同的方式存储在第二存储单元302中。 第三实施方式图3示出了根据本发明第三实施方式的用于显示器件的驱动集成电路结 构的方框图。根据本发明第三实施方式的用于显示器件的驱动集成电路包括第一实施 方式和第二实施方式的功能，如图3所示。根据本发明第三实施方式的用于显示器件的驱动集成电路能够通过控制 寄存器412控制打开/关闭转换器SW1到SWIO，使得存储在第二存储单元302 的基准数据不起作用(inactive)，并根据传统程序通过允许用户设置RAM功 率发生器电平控制寄存器413，调整基准偏置电压和字线偏置电压的电平。在图3中，编码后的基准数据输入到第一外部终端501。编码后的基准数 据通过基准电压电平控制解码器424解码并提供给第二存储单元302。在第一到第十转换器SW1到SW10中的第一到第三转换器SW1到SW3 与上述的第一到第三转换器SW1到SW3相同，从而省略对其描述。第四转换器SW4打开/关闭以响应来自控制寄存器412的控制信号，并在 SW4打开时，将第一外部终端501的基准数据提供给基准电压电平控制解码 器424。第五转换器SW5打开/关闭以响应来自控制寄存器412的控制信号， 并在SW5打开时，将第二外部终端502的阱偏置电压提供给基准电压电平控 制解码器424。第六转换器SW6打开/关闭以响应来自控制寄存器412的控制 信号，并在SW6打开时，将第三外部终端503的位线预加压偏置电压提供给 基准电压电平控制解码器424。第七转换器SW7打开/关闭以响应来自控制寄 存器412的控制信号，并在SW7打开时，将第四外部终端504的字线偏置电 压提供给基准电压电平控制解码器424。第八转换器SW8打开/关闭以响应来自控制寄存器412的控制信号，并在 SW8打开时，将来自RAM功率发生器电平控制寄存器413的基准数据提供给 基准电压电平控制解码器424。第九转换器SW9打开/关闭以响应来自控制寄 存器412的控制信号，并在SW9打开时，将来自基准电压电平控制解码器424 的解码后的基准数据提供给基准偏置发生器215。第十转换器SW10打开/关闭 以响应来自控制寄存器412的控制信号，并在SW9打开时，将来自第二存储 单元302的基准数据提供给基准偏置发生器215。第九和第十转换器SW9到SW10以相反的方式工作。g卩，当第九转换器 SW9打开时，第十转换器SW10关闭，以及当第九转换器SW9关闭时，第十 转换器SW10打开。第一到第十转换器SW1到SW10的操作通过来自控制寄存器412的相应 的控制信号来分别控制。当第四到第七转换器SW4到SW7打幵并且其它转换器关闭时，来自第一 外部终端501的基准数据和来自第二到第四外部终端502到504的各种偏置电 压提供给第二存储单元302。同样，当第八转换器SW8和第一到第三转换器SW1到SW3打开并且其 它转换器关闭时，来自RAM功率发生器电平控制寄存器413的基准数据和来 自稳定电路421的各种偏置电压提供给第二存储单元302。同样，当第八转换器SW8和第五到第七转换器SW5到SW7打开并且其 它转换器关闭时，来自RAM功率发生器电平控制寄存器413的基准数据和来 自第二到第四的外部终端502到504的各种偏置电压提供给第二存储单元302。同样，当第四转换器SW4和第一到第三转换器SW1到SW3打开并且其 它转换器关闭时，来自第一外部终端501的基准数据和来自稳定电路421的各 种偏置电压提供给第二存储单元302。在基准数据存储在第二存储单元302以前，可以执行以下操作以确定基于 基准数据从基准偏置发生器215输出的基准偏置电压的电平是否满足理想值。艮口，首先，打开第四转换器SW4和第八转换器SW8中的任一个和第九转 换器SW9。因此，从外部终端501和RAM功率发生器电平控制寄存器413 中的任一个输出基准数据，然后将其提供给基准电压电平控制解码器424。随后，基准电压电平控制解码器424解码基准数据并将解码后的基准数据 提供给第二存储单元302。同样，基准电压电平控制解码器424将解码后的基 准数据通过打开的第九转换器SW9提供给基准偏置发生器215此时，由于驱动第二存储单元302的偏置电压未提供给第二存储单元302， 所以基准数据没有存储在第二存储单元302。一旦从基准电压电平控制解码器424接收到基准数据，则基准偏置发生器 215基于基准数据输出基准偏置电压。此时，如果基准偏置电压的电平在允许的范围内，则第五到第七转换器 SW5到SW7或第一到第三转换器SW1到SW3打开以将偏置电压提供给第二 存储单元302。因此，基准数据存储在第二存储单元302。然后，第九转换器SW9关闭，第十转换器SW10打开。从而将存储在第 二存储单元302中的基准数据提供给基准偏置发生器215。另一方面，当基准偏置电压超过允许的范围内，则通过改变RAM功率发 生器电平控制寄存器413的值来改变来自基准电压电平控制解码器424的基准 数据的电平，直到基准偏置电压的电平在所允许的范围内。然后，当基准偏置 电压的电平在允许的范围内，则如上所述，将基准数据存储在第二存储单元 302。如果基准数据存储在第二存储单元302中，仅有第十转换器SW10打开， 其它的转换器关闭，从而将来自第二存储单元302的基准数据提供给基准偏置 发生器215。当生产驱动集成电路并将其投放市场时，只有第十转换器SW10保持打开，其它的转换器保持关闭状态。卜.述更新数据进一步地存储在根据本发明第三实施方式的用于显示器件 的驱动集成电路中提供的第二存储单元302。在驱动集成电路中还提供更新信号发生器555。更新数据可通过第一外部终端501从外部提供，或从RAM功率发生器电 平控制寄存器413提供。该更新数据以与上述基准数据相同的方式存储在第二 存储单元302。根据本发明的第一到第三实施方式，具有上述结构的驱动集成电路可用于 液晶显示器件、等离子体显示器件、发光显示器件等。例如，液晶显示器件包括彼此交叉排列的多个栅线GL和多个数据线DL， 以及在像素区中分别形成的多个像素单元，这些像素单元由栅线GL和数据线 DL交叉限定。每一个像素单元包括薄膜晶体管TFT，其用于转换来自相应的一个数据线 DL的灰度电压，以响应来自相应的一个栅线GL的扫描脉冲；像素电极，用 于从薄膜晶体管TFT接收灰度电压并基于所接收的灰度电压显示图像；通用 电极，其与灰度电极相对设置并施加公用电压Vcom;以及在像素电极和通用 电极之间形成的液晶层。根据第一到第三实施方式的驱动集成电路可用于驱动数据线。根据第一到第三实施方式，在第二存储单元302中的更新数据的存储使能 用于使用SRAM的液晶显示器件的驱动程序可兼容地用于使用DRAM或 PSRAM的液晶显示器件。根据本发明，利用额外的非易失性存储器通过稳定字线偏置电压提高驱动 集成电路的产量，从上面描述中是显而易见的。首先，利用外部驱动电压或由驱动集成电路中的泵单元产生的泵升电压驱 动非易失性存储器，从而最小化集成电路由于增加非易失性存储器而导致的尺 寸增加。其次，传统驱动集成电路中，SRAM通常用作第一存储单元。比较而言， 在本发明中，在第二存储单元中的更新数据的存储使能在相同的环境中执行驱 动集成电路的寄存器设置，而不需考虑第一存储单元的存储器类型(非易失性 存储器或易失性存储器)。对于本领域的技术人员来说，在不偏离本发明精神或范围的情况下，显然 可以进行各种改进和变型。因此，本发明实施方式意欲覆盖所有落入在本发明 的所附权利要求书及及其等效无限定的范围内的改进和变型。
权利要求
1. 一种用于显示器件的驱动集成电路，包括第一存储单元，用于存储图像数据；第二存储单元，用于存储控制所述第一存储单元的操作中所必须的各种驱动信号的电平的基准数据；功率产生单元，用于基于存储在所述第二存储单元中的基准数据设置驱动信号电平，并将所述设置电平的驱动信号提供给所述第一存储单元；以及控制单元，用于控制所述功率产生单元的操作。
2. 根据权利要求1所述的驱动集成电路，其特征在于，所述驱动信号包括用于驱动所述第一存储单元的字线的字线偏置电压； 用于驱动所述第一存储单元的位线的位线预加压偏置电压；以及 用于驱动所述第一存储单元的电容器的上电极的电容器上电极偏置电压。
3. 根据权利要求1所述的驱动集成电路，其特征在于，所述功率产生单 元通过基于存储在所述第二存储单元的基准数据设置基准偏置电压的电平来 控制所述驱动信号的电平。
4. 根据权利要求1所述的驱动集成电路，其特征在于，所述存储单元为 易失性存储器。
5. 根据权利要求4所述的驱动集成电路，其特征在于，所述第一存储单 元为动态随机接入存储器(DRAM)或伪静态随机接入存储器(PSRAM)。
6. 根据权利要求1所述的驱动集成电路，其特征在于，所述第二存储单 元为非易失性存储器。
7. 根据权利要求6所述的驱动集成电路，其特征在于，所述第二存储单 元为电可擦除和可编程只读存储器(EEPROM)、 一次可编程(OTP) EPROM、 铁电RAM (FRAM)、磁RAM (MRAM)和闪存中的一种。
8. 根据权利要求1所述的驱动集成电路，其特征在于，所述功率产生单 元包括基准偏置发生器，其用于基于来自所述第二存储单元的基准数据设置基准 偏置电压并输出所设置电平的基准偏置电压；以及RAM功率发生器，用于接收来自基准偏置发生器的基准偏置电压，基于 所接收的基准偏置电压设置所述驱动信号的电平，以及输出所述设置电平的驱 动信号。
9. 根据权利要求8所述的驱动集成电路，其特征在于，所述功率产生单元还包括增强时钟发生器，用于将时钟信号提供给RAM功率发生器，以使RAM 功率发生器能够放大和输出驱动信号中的任何一种；RAM功率发生控制器，用于基于控制电路中所提供的存储器操作模式控 制寄存器的控制值来控制基准偏置发生器、RAM功率发生控制器以及增强时 钟发生器的操作；以及上电复位电路，用于确定第一和第二电压单元的驱动电压是否稳定，以确 定是否运行第存储单元、第二存储单元、基准偏置发生器以及RAM功率发 生控制器。
10. 根据权利要求1所述的驱动集成电路，其特征在于，所述第二存储单 元通过用于显示器件的驱动集成电路的多个外部终端，分别提供基准数据、阱 偏置电压、位线预加压偏置电压以及字线偏置电压。
11. 根据权利要求1所述的驱动集成电路，其特征在于，还包括-泵单元，用于在所述控制电路的控制下输出泵升电压；稳定单元，用于稳定所述来自泵单元的泵升电压以产生驱动所述第二存储 单元所需的偏置电压，并通过第一到第三转换器分别将所述产生的偏置电压提 供给所述第二存储单元；以及基准电j上电平控制解码器，其中所述控制单元包括控制寄存器，用于控制所述稳定电路和第一到第三转换器的操作，以控制 第二存储单元的擦除操作和写操作的时间以及所述第二存储单元的偏置电压的应用次数；以及RAM功率发生器电平控制寄存器，用于产生所述基准数据； 其中所述基准电压电平控制解码器从RAM功率发生器电平控制寄存器接收所述基准数据，解码所述接收到的基准数据并将所述解码后的基准数据提供给所述第二存储单元。
12. 根据权利要求11所述的驱动集成电路，其特征在于，所述偏置电压 包括阱偏置电压、位线预加压偏置电)上以及字线偏置电压；其中驱动集成电路还包括多个外部终端，用于分别为所述第二存储单元提供基准数据、阱偏置电压、 位线预加压偏置电压以及字线偏置电压；以及多个转换器，每一个用于在所述控制器的控制下，在所述一个终端和所述 第二存储单元之间使能或中断电连接。
13. 根据权利要求1所述的驱动集成电路，其特征在于，所述第二存储单 元还存储用于设置所述第一存储单元的更新时间的更新数据；以及还包括更新信号发生器，用于基于来自所述第二存储单元的更新数据产生 更新信号并将产生的更新信号提供给所述第一存储单元。
全文摘要
本发明公开了一种用于显示器件的驱动集成电路，其能够增加存储器的产量。驱动集成电路包括用于存储图像数据的第一存储单元，用于存储控制所述第一存储单元的操作中所必须的各种驱动信号的电平的第二存储单元，用于基于存储在所述第二存储单元中的基准数据设置驱动信号电平并将所述设置电平的驱动信号提供给所述第一存储单元的功率产生单元，以及用于控制所述功率产生单元的操作的控制单元。
文档编号G09G5/39GK101299329SQ20081009449
公开日2008年11月5日 申请日期2008年4月30日 优先权日2007年5月2日
发明者崔淏镕, 徐尚助, 方正培, 朴根亨, 申奉祚, 郑用喆, 金学润 申请人:忠北大学校产学协力团