栅极驱动电路和使用栅极驱动电路的显示器的制造方法
【技术领域】
[0001]本发明是有关于一种显示器，尤指一种使用栅极驱动(Gate driver on array,GOA)电路的显示器。
【背景技术】
[0002]G0A电路是利用薄膜晶体管显示器Array制程将栅极驱动器制作在具有薄膜晶体管(Thin film transistor，TFT)阵列的基板上，以实现逐行扫描的驱动方式。
[0003]G0A电路包含数个G0A电路单元，每一 G0A电路单元由数个晶体管和数个电容构成。由于G0A电路直接形成玻璃基板的侧边上，因此每一 G0A电路单元的晶体管和电容的数量越少，G0A电路占用的玻璃基板面积就越少。此外，每一 G0A电路单元在每一次信号切换的时候都会对寄生电容的充放电。因此频率较高的时钟信号对寄生电容产生的功耗影响较大。尤其是用于下拉模块的时钟信号对于寄生电容产生的功耗影响尤为明显。
[0004]因此如何制造一种可以减少使用晶体管数量和降低功耗的栅极驱动电路是业界努力的目标。
【发明内容】
[0005]有鉴于此，本发明的目的是提供一种栅极驱动电路和使用栅极驱动电路的显示器，以解决现有技术的问题。
[0006]本发明的技术方案提供一种栅极驱动电路，其包含数个G0A电路单元。数个所述G0A电路单元以串接的方式耦接，每一级G0A电路单元用来依据前两级G0A电路单元输出的扫描信号、后两级G0A电路单元输出的扫描信号、第一时钟信号、第二时钟信号、第三时钟信号、第四时钟信号、第一开启信号以及第二开启信号，在输出端输出扫描信号。每两级G0A电路单元共享一下拉电路。所述下拉电路包括:第一晶体管，其栅极电性连接所述第一开启信号，其漏极电性连接所述第一时钟信号或所述第二时钟信号；第二晶体管，其栅极电性连接所述第二开启信号，其漏极电性连接所述第二时钟信号或所述第一时钟信号；及第三晶体管，其栅极电性连接所述第一晶体管和所述第二晶体管的源极，其漏极电性连接第一固定电压。每一 G0A电路单元包括:输入控制模块，电性连接一控制节点，用来依据所述第一开启信号、所述第二开启信号、所述前两级G0A电路单元输出的扫描信号以及所述后两级G0A电路单元输出的扫描信号，调整所述控制节点的电压；输出控制模块，电性连接所述控制节点，用来依据施加于所述控制节点的电压，输出所述扫描信号；以及下拉维持模块，电性连接所述输入控制模块和所述输出控制模块，用来维持所述扫描信号的低电平。
[0007]依据本发明的实施例，所述输入控制模块包括:第四晶体管，其栅极电性连接所述前两级G0A电路单元输出的扫描信号，其漏极电性连接所述第一开启信号，其源极电性连接所述控制节点；及第五晶体管，其栅极电性连接所述后两级G0A电路单元输出的扫描信号，其漏极电性连接所述第二开启信号，其源极电性连接所述控制节点。
[0008]依据本发明的实施例，所述输出控制模块包括:第六晶体管，其栅极电性连接所述第一固定电压，其漏极电性连接所述控制节点；及第七晶体管，其栅极电性连接所述第六晶体管的源极，其漏极电性连接所述第三时钟信号或是所述第四时钟信号，其源极电性连接所述输出端。
[0009]依据本发明的实施例，所述下拉维持模块包括:第八晶体管，其栅极电性连接所述第三晶体管的源极，其漏极电性连接所述控制节点，其源极电性连接第二固定电压；第九晶体管，其栅极电性连接所述控制节点，其漏极电性连接所述第三晶体管的源极，其源极电性连接所述第二固定电压；第十晶体管，其栅极电性连接所述第三晶体管的源极，其漏极电性连接所述输出端，其源极电性连接所述第二固定电压；及电容，其两端分别连接所述第九晶体管的栅极和所述第二固定电压。
[0010]依据本发明的实施例，每两级G0A电路单元的其中一个G0A电路单元的所述第七晶体管的漏极电性连接所述第三时钟信号，另一个G0A电路单元的所述第七晶体管的漏极电性连接所述第四时钟信号。
[0011]依据本发明的实施例，每一晶体管皆为N型金氧半导体晶体管，所述第一固定电压为低电平，所述第二固定电压为高电平。
[0012]依据本发明的实施例，每四个串接的G0A电路单元组成一 G0A电路单元组，所述G0A电路单元组包含第一下拉电路以及第二下拉电路，所述第一下拉电路的第一晶体管的栅极和漏极分别电性连接所述第一开启信号和所述第一时钟信号，所述第一下拉电路的第二晶体管的栅极和漏极分别电性连接所述第二开启信号和所述第二时钟信号。所述第二下拉电路的第一晶体管的栅极和漏极分别电性连接所述第一开启信号和所述第二时钟信号，所述第二下拉电路的第二晶体管的栅极和漏极分别电性连接所述第二开启信号和所述第一时钟信号。
[0013]依据本发明的实施例，所述第一时钟信号、所述第二时钟信号、所述第三时钟信号和所述第四时钟信号输出脉冲的时序互不重叠。
[0014]本发明的技术方案又提供一种显示器包含源极驱动器以及如上述的栅极驱动电路，所述栅极驱动电路输出扫描信号使得数个晶体管开启，同时所述源极驱动器输出对应的数据信号至数个像素单元使其显示灰阶。
[0015]相较于现有技术，本发明的栅极驱动电路的每两级G0A电路单元共享一下拉电路，不仅可以减少栅极驱动电路使用的晶体管数量，也可以减少第一时钟信号和第二时钟信号的频率。减少第一时钟信号和第二时钟信号的频率导致减少对寄生电容充放电的频率，进而减低栅极驱动电路的整体功耗，具有省电的有益效果。
[0016]为了能更进一步了解本发明的特征以及技术内容，请参阅以下有关本发明的详细说明与附图，然而附图仅提供参考与说明用，并非用来对本发明加以限制。
【附图说明】
[0017]图1是本发明使用栅极驱动电路的显示器的示意图。
[0018]图2是本发明较佳实施例的G0A电路单元的电路图。
[0019]图3是G0A电路单元组的输入信号和输出信号的时序图。
【具体实施方式】
[0020]以下各实施例的说明是参考附加的图式，用以例示本发明可用以实施的特定实施例。本发明所提到的方向用语，例如「上」、「下」、「前」、「后」、「左」、「右」、「内」、「外」、「侧面」等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明，而非用以限制本发明。
[0021]请参阅图1，图1是本发明使用栅极驱动(Gate driver on array,GOA)电路的显示器10的示意图。显示器10可以为液晶显示器或是有机发光二极管显示器。显示器10包含G0A电路12、玻璃基板14、源极驱动器(source driver) 16以及控制器18。基板14上设置数个呈矩阵排列的像素(Pixel)和G0A电路12，而每一个像素包含三个分别代表红绿蓝(RGB)三原色的像素单元20构成。以一个1024X768分辨率的显示器10来说，共需要1024X768X3个像素单元20组合而成。G0A电路12输出扫描信号使得每一行的晶体管22依序开启，同时源极驱动器16则输出对应的数据信号至一整列的像素单元20使其充电到各自所需的电压，以显示不同的灰阶。当同一行充电完毕后，G0A电路12便将该行的扫描信号关闭，然后G0A电路12再输出扫描信号将下一行的晶体管22打开，再由源极驱动器16对下一行的像素单元20进行充放电。如此依序下去，直到所有像素单元20都充电完成，再从第一行开始充电。
[0022]G0A电路12放置在玻璃基板14的两侧，两个G0A电路12分别包含多个G0A电路单元 SR(1)、SR(3)、...SR(767)以及 SR(2)、SR(4)、...SR(768) 0 多个 GOA 电路单元 SR(1)?SR(768)是一对一的连接到多行像素单元20。也就是说，两个G0A电路12分别用来控制单数和偶数行的像素单元20。当控制器18产生的时钟信号CK1-CK4以及G0A致动信号STV1、STV2传送至G0A电路单元SR(1)?SR(768)时，G0A电路单元SR(1)?SR(768)会产生扫描信号至像素单元20。
[0023]请参阅图2，图2是本发明较佳实施例的G0A电路单元SR(n)的电路图。本实施例中每四个G0A电路单元SR(2n+l)、SR(2n+3)、SR(2n+5)、SR(2n+7)构成一个GOA电路单元组SRG。G0A电路单元SR(2n+l)用来依据前两级G0A电路单元SR(2n_l)输出的扫描信号G (2n-l)、后两级G0A电路单元SR (2n+3)输出的扫描信号G (2n+3)、第一时钟信号CK1、第二时钟信号CK2、第三时钟信号CK3、第四时钟信号CK4、第一开启信号U2D以及第二开启信号D2U，在输出端OUT输出扫描信号G(2n+1)。相邻两级G0A电路单元SR(2n+l)、SR(2n+3)共享第一下拉电路100a。相邻两级G0A电路单元SR(2n+5)、SR(2n+7)共享第二下拉电路100b。第一时钟信号CK1、第二时钟信号CK2、第三时钟信号CK3和第四时钟信号CK4输出脉冲的时序互不重叠。
[0024]下拉电路100a包括第一晶体管T1、第二晶体管T2和第三晶体管T3。第一晶体管T1的栅极电性连接第一开启信号U2D，其漏极电性连接第一时钟信号CK1。第二晶体管T2的栅极电性连接第二开启信号D2U，其漏极电性连接第二时钟信号CK2。第三晶体管T3的栅极电性连接第一晶体管T1和第二晶体管T2的源极，其漏极电性连接第一固定电压VGH。下拉电路100b的第一晶体管T1的栅极电性连接第一开启信号U2D，其漏极电性连接第二时钟信号CK2。第二晶体管T2的栅极电性连接第二开启信号D2U，其漏极电性连接第一时钟信号CK1。第三晶体管T3的栅极电性连接第一晶体管T1和第二晶体管T2的源极，其漏极电性连接第一固定电压VGH。
[0025]因为每一级G0A电路单元的电路架构相同，因此以下实施例仅以G0A