驱动方法，可以在仅增加少量晶体管的前提下，提供更多的驱动信号，利于显示装置的窄边框化的实现。
[0104]在一些可选的实现方式中，第一电平例如可以是高电平，第二电平例如可以是低电平。
[0105]结合图4所示，在T1期间，移位电压信号IN为低电平，第一时钟信号CK1在T1开始时保持为低电平，第九晶体管M9、第十晶体管M10和第^^一晶体管Mil导通，第十二晶体管M12截止。第一电压信号VGH经第九晶体管M9和第十晶体管M10提供至节点电位控制器输出的N1点的电压。在此期间，第二时钟信号CK2为低电平，使得第三晶体管M3导通，并将第一电压信号VGH提供至输出单元的第一输出端0UT1。此外，由于输出单元的第二输出端0UT2与第一反相器R1的输出连接，因此，在T1期间，输出单元的第二输出端0UT2输出高电平。
[0106]此外，由于第一时钟信号CK1在第T1期间结束之前跳变为高电平，而当第一时钟信号CK1跳变时，移位电压信号IN维持低电平，此时，第九晶体管M9保持导通而第十晶体管M10、第^^一晶体管Mil变为截止，这样一来第^^一晶体管Mil和第十二晶体管M12之间的寄生电容不会与N1点电位发生电荷分享，从而可使得N1点的电位更加稳定。
[0107]在T2期间，移位电压信号IN变为高电平，第一时钟信号CK1为高电平，第十二晶体管M12导通而第九晶体管M9、第十晶体管M10和第十一晶体管Mil截止，使得节点电位控制器输出的N1点的电压保持为高电平。在此期间，第一晶体管Ml的栅极信号为高电平，第一晶体管Ml导通，同时第二时钟信号CK2为高电平，第二晶体管M2的栅极信号为高电平，第二晶体管M2导通，并将第二电压信号(VGL)提供至输出单元的第一输出端0UT1。此外，由于输出单元的第二输出端0UT2与第一反相器R1的输出连接，因此，在T2期间，输出单元的第二输出端0UT2保持为高电平。
[0108]在T3期间，移位电压信号IN为高电平，第一时钟信号CK1为低电平，此时，第十晶体管M10、第^^一晶体管Mil和第十二晶体管M12导通，第九晶体管M9截止，第二电压信号(VGL)提供至节点电位控制器输出的N1点。在此期间，第四晶体管M4的栅极信号为低电平，因此，第四晶体管M4导通，并将第一电压信号(VGH)提供至输出单元的第一输出端0UT1。此外，由于输出单元的第二输出端与第一反相器R1的输出连接，因此，在T3期间，输出单元的第二输出端0UT2输出低电平。
[0109]参见图10所示，为图5所示实施例的移位寄存单元的各信号的波形图1000。
[0110]在T1期间，移位电压信号IN为第二电平，节点电位控制器输出的N1点的电压为第一电平。第一时钟信号CK1在T1期间开始时保持为第二电平直至T1期间结束之前跳变为第一电平，使得第十晶体管M10和第^^一晶体管Ml 1在T1期间结束前截止。在此期间，第二时钟信号CK2为第二电平，使得第三晶体管导通，并将第一电压信号VGH提供至输出单元的第一输出端OUT 1。此外，由于输出单元的第二输出端0UT2与第一反相器R1的输出连接，因此，在T1期间，输出单元的第二输出端0UT2输出第一电平。此外，在T1期间，由于第一晶体管Ml导通，同时，第三时钟信号CK3为高电平，第十三晶体管M13导通，从而将第二电压信号(VGL)提供至输出单元的第三输出端0UT3。
[0111]在T2期间，移位电压信号IN变为第一电平，节点电位控制器输出的N1点的电压保持为第一电平。在此期间，第一晶体管Ml的栅极信号为第一电平，第一晶体管Ml导通，第二时钟信号CK2为第一电平，第二晶体管M2的栅极信号为第一电平，第二晶体管M2导通，并将第二电压信号(VGL)提供至输出单元的第一输出端0UT1。此外，由于输出单元的第二输出端0UT2与第一反相器R1的输出连接，因此，在T2期间，输出单元的第二输出端0UT2保持为第一电平。此外，在T2期间，第三时钟信号CK3为低电平，第十四晶体管M14导通，从而将第一电压信号(VGH)提供至输出单元的第三输出端0UT3。
[0112]在Τ3期间，移位电压信号IN为第一电平，节点电位控制器输出的Ν1点的电压为第二电平。在此期间，第四晶体管M4的栅极信号为第二电平，因此，第四晶体管M4导通，并将第一电压信号(VGH)提供至输出单元的第一输出端OUT 1。此外，由于输出单元的第二输出端0UT2与第一反相器R1的输出连接，因此，在T3期间，输出单元的第二输出端0UT2输出第二电平。此外，在T3期间，第十五晶体管M15栅极电压为低电平，第十五晶体管M15导通，从而将第一电压信号(VGH)提供至输出单元的第三输出端0UT3。
[0113]从如上所述的驱动方法可以看出，通过采用驱动能力较强的第一电压信号VGH和第二电压信号VGL来向移位寄存单元提供输出，避免了时钟信号驱动可能造成的信号延迟和短路功耗，提高了移位寄存器中各移位寄存单元的输出信号的负载驱动能力。此外，采用如上所述的驱动方法，可以在仅增加少量晶体管的前提下，提供更多的驱动信号，利于显示装置的窄边框化的实现。
[0114]在一些可选的实现方式中，第一电平例如可以是高电平，第二电平例如可以是低电平。
[0115]结合图5所示，在T1期间，移位电压信号IN为低电平，第一时钟信号CK1在T1开始时保持为低电平，第九晶体管M9、第十晶体管M10和第^^一晶体管Mil导通，第十二晶体管M12截止。第一电压信号VGH经第九晶体管M9和第十晶体管M10提供至节点电位控制器输出的N1点的电压。在此期间，第二时钟信号CK2为低电平，使得第三晶体管M3导通，并将第一电压信号VGH提供至输出单元的第一输出端0UT1。此外，由于输出单元的第二输出端0UT2与第一反相器R1的输出连接，因此，在T1期间，输出单元的第二输出端0UT2输出高电平。此外，由于N1点为高电平，第一晶体管Ml导通，同时，第三时钟信号CK3为高电平，第十三晶体管M13导通，从而将第二电压信号(VGL)提供至输出单元的第三输出端0UT3。
[0116]此外，由于第一时钟信号CK1在第T1期间结束之前跳变为高电平，而当第一时钟信号CK1跳变时，移位电压信号IN维持低电平，此时，第九晶体管M9保持导通而第十晶体管M10、第^^一晶体管Mil变为截止，这样一来第^^一晶体管Mil和第十二晶体管M12之间的寄生电容不会与N1点电位发生电荷分享，从而可使得N1点的电位更加稳定。
[0117]在T2期间，移位电压信号IN变为高电平，第一时钟信号CK1为高电平，第十二晶体管M12导通而第九晶体管M9、第十晶体管M10和第十一晶体管Mil截止，使得节点电位控制器输出的N1点的电压保持为高电平。在此期间，第一晶体管Ml的栅极信号为高电平，第一晶体管Ml导通，同时第二时钟信号CK2为高电平，第二晶体管M2的栅极信号为高电平，第二晶体管M2导通，并将第二电压信号(VGL)提供至输出单元的第一输出端0UT1。此外，由于输出单元的第二输出端0UT2与第一反相器R1的输出连接，因此，在T2期间，输出单元的第二输出端0UT2保持为高电平。此外，在T2期间，第三时钟信号CK3为低电平，第十四晶体管M14导通，从而将第一电压信号(VGH)提供至输出单元的第三输出端0UT3。
[0118]在T3期间，移位电压信号IN为高电平，第一时钟信号CK1为低电平，此时，第十晶体管M10、第^^一晶体管Mil和第十二晶体管M12导通，第九晶体管M9截止，第二电压信号(VGL)提供至节点电位控制器输出的N1点。在此期间，第四晶体管M4的栅极信号为低电平，因此，第四晶体管M4导通，并将第一电压信号(VGH)提供至输出单元的第一输出端0UT1。此外，由于输出单元的第二输出端与第一反相器R1的输出连接，因此，在T3期间，输出单元的第二输出端0UT2输出低电平。此外，在Τ3期间，Ν1点变为低电平，第十五晶体管Μ15栅极电压为低电平，第十五晶体管Μ15导通，从而将第一电压信号(VGH)提供至输出单元的第三输出端0UT3。
[0119]以上描述仅为本申请的较佳实施例以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的发明范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离所述发明构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。
【主权项】
1.一种移位寄存单元，包括:节点电位控制器和输出单元； 所述节点电位控制器用于在第一时钟信号端输入的第一时钟信号和移位信号端输入的移位电压信号的控制下，基于第一电压输入端的第一电压信号和第二电压输入端输入的第二电压信号生成节点电压信号； 所述输出单元用于在所述节点电压信号和第二时钟信号端输入的第二时钟信号的控制下，基于所述第一电压输入端的第一电压信号和所述第二电压输入端输入的第二电压信号生成所述移位寄存单元的第一输出信号； 其中， 所述输出单元包括第一反相器、第一晶体管、第二晶体管、第三晶体管和第四晶体管； 所述第一反相器的输入端与所述节点电位控制器的输出