移位寄存器单元、驱动方法、栅极驱动电路和显示装置的制造方法
【技术领域】
[0001]本发明涉及显示驱动技术领域，尤其涉及一种移位寄存器单元、驱动方法、栅极驱动电路和显示装置。
【背景技术】
[0002]在G0A(GateOn Array，阵列基板行驱动)产品的驱动过程中，在输出截止保持阶段，由于第一时钟信号输入端与上拉节点之间的耦合电容Cp的存在，当第一时钟信号为高电平时，上拉节点的电位和栅极驱动信号输出端输出的栅极驱动信号的电位会受到第一时钟信号输入端输入的高电平信号的影响，特别是在高温工作条件下，由于上拉晶体管的阈值电压漂移，上拉节点和栅极驱动信号输出端受到第一时钟信号输入端输入的高电平的影响更严重。
【发明内容】
[0003]本发明的主要目的在于提供一种移位寄存器单元、驱动方法、栅极驱动电路和显示装置，解决现有技术中在输出截止保持阶段上拉节点和栅极驱动信号输出端会受到时钟信号输入端输入的高电平的影响而不能很好的降噪的问题。
[0004]为了达到上述目的，本发明提供了一种移位寄存器单元，包括:上拉节点控制单元，分别与上拉节点和第一下拉节点连接;下拉控制节点控制单元，分别与所述下拉控制节点和所述上拉节点连接;第一下拉节点控制单元，分别与上拉节点、第一下拉节点和下拉控制节点连接;上拉单元，分别与所述上拉节点、第一时钟信号输入端和栅极驱动信号输出端连接，用于当所述上拉节点的电位为第一电平时控制所述栅极驱动信号输出端接入第一时钟信号；以及，第一下拉单元，分别与第一下拉节点和所述栅极驱动信号输出端连接，用于当第一下拉节点的电位为第一电平时控制所述栅极驱动信号输出端接入第二电平；
[0005]所述移位寄存器单元还包括:
[0006]第二下拉节点控制单元，分别与所述第二下拉节点和所述下拉控制节点连接，用于在所述下拉控制节点的控制下，在输入阶段和输出阶段控制所述第二下拉节点的电位为第二电平，在输出截止保持阶段控制所述第二下拉节点的电位和所述第一下拉节点的电位反相；以及，
[0007]第二下拉单元，分别与所述第二下拉节点和栅极驱动信号输出端连接，用于当所述第二下拉节点的电位为第一电平时控制所述栅极驱动信号输出端输出第二电平；
[0008]所述上拉节点控制单元，还与第二下拉节点连接，用于当所述第二下拉节点的电位为第一电平时控制所述上拉节点的电位为第二电平。
[0009]实施时，所述上拉节点控制单元还用于在输入阶段和输出阶段控制所述上拉节点的电位为第一电平，在输出截止保持阶段控制所述上拉节点的电位为第二电平，所述上拉节点控制单元还用于当所述第一下拉节点的电位为第一电平时控制所述上拉节点的电位为第二电平；
[0010]所述第一下拉节点控制单元，还与第二时钟信号输入端连接，用于当所述上拉节点的电位为第一电平时控制所述第一下拉节点的电位为第二电平，当所述下拉控制节点的电位为第一电平时控制所述第一下拉节点与所述第二时钟信号输入端连接。
[0011]实施时，所述下拉控制节点控制单元用于当所述上拉节点的电位为第一电平时控制所述下拉控制节点的电位为第二电平，当所述上拉节点的电位为第二电平时控制所述下拉控制节点的电位为第一电平；
[0012]所述第二下拉节点控制单元还与第一时钟信号输入端连接;所述第一时钟信号与第二时钟信号反相；
[0013]所述第二下拉节点控制单元，具体用于当所述下拉控制节点的电位为第一电平时控制所述第二下拉节点接入所述第一时钟信号，当所述下拉控制节点的电位为第二电平时控制所述第二下拉节点的电位为第二电平。
[0014]实施时，所述第二下拉节点控制单元包括:第一晶体管，栅极与所述下拉控制节点连接，第一极与所述第一时钟信号输入端连接，第二极与所述第二下拉节点连接。
[0015]实施时，所述第二下拉单元包括:第二晶体管，栅极与所述第二下拉节点连接，第一极与所述栅极驱动信号输出端连接，第二极接入所述第二电平；
[0016]所述上拉节点控制单元包括:第三晶体管，栅极与所述第二下拉节点连接，第一极与所述上拉节点连接，第二极接入所述第二电平。
[0017]实施时，所述下拉控制节点控制单元包括:
[0018]第四晶体管，栅极与所述上拉节点连接，第一极与所述下拉控制节点连接，第二极接入所述第二电平；以及，
[0019]第五晶体管，栅极和第一极都与所述第二时钟信号输入端连接，第二极与所述下拉控制节点连接；
[0020]所述第一下拉节点控制单元包括:
[0021]第六晶体管，栅极与所述上拉节点连接，第一极与所述第一下拉节点连接，第二极接入所述第二电平；以及，
[0022]第七晶体管，栅极与所述下拉控制节点连接，第一极与所述第二时钟信号输入端连接，第二极与所述第一下拉节点连接。
[0023]实施时，所述上拉单元包括:第八晶体管，栅极与所述上拉节点连接，第一极与所述第一时钟信号输入端连接，第二极与所述栅极驱动信号输出端连接；
[0024]所述第一下拉单元包括:第九晶体管，栅极与所述第一下拉节点连接，第一极与栅极驱动信号输出端连接，第二极接入所述第二电平。
[0025]实施时，本发明所述的移位寄存器单元还包括复位单元，分别与复位信号输入端、所述上拉节点和所述栅极驱动信号输出端连接，用于当复位信号的电位为第一电平时控制所述上拉节点和所述栅极驱动信号输出端都接入所述第二电平；
[0026]所述移位寄存器单元还包括:输出下拉单元，分别与所述第二时钟信号输入端和所述栅极驱动信号输出端连接，用于当所述第二时钟信号的电位为第一电平时控制所述栅极驱动信号输出端输出所述第二电平。
[0027]实施时，所述复位单元包括:第十晶体管，栅极接入所述复位信号，第一极与所述上拉节点连接，第二极接入所述第二电平；以及，第十一晶体管，栅极接入所述复位信号，第一极与所述栅极驱动信号输出端连接，第二极接入所述第二电平；
[0028]所述输出下拉单元包括:第十二晶体管，栅极与所述第二时钟信号输入端连接，第一极与所述栅极驱动信号输出端连接，第二极接入所述第二电平；
[0029]所述上拉节点控制单元还包括:第十三晶体管，栅极和第一极都接入起始信号，第二极与所述上拉节点连接;第十四晶体管，栅极与所述第二时钟信号输入端连接，第一极接入所述起始信号，第二极与所述上拉节点连接;第十五晶体管，栅极与所述第一下拉节点连接，第一极与所述上拉节点连接，第二极接入所述第二电平；以及，存储电容，第一端与所述上拉节点连接，第二端与所述栅极驱动信号输出端连接。
[0030]本发明提供了一种移位寄存器的驱动方法，应用于上述的移位寄存器单元，所述驱动方法包括:
[0031]在输出截止保持阶段，第二下拉节点控制单元在下拉控制节点的控制下控制控制第二下拉节点的电位和第一下拉节点的电位反相，当第一下拉节点的电位为第一电平时第一下拉单元控制栅极驱动信号输出端输出第二电平，当第二下拉节点的电位为第一电平时上拉节点控制单元控制上拉节点的电位为第二电平并第二下拉单元控制栅极驱动信号输出端输出第二电平。
[0032]本发明提供了一种栅极驱动电路，包括多级上述的移位寄存器单元。
[0033]本发明提供了一种显示装置，包括上述的栅极驱动电路。
[0034]与现有技术相比，本发明增加了第二下拉节点，并设置了第二下拉节点控制单元在输出截止保持阶段控制第一下拉节点的电位和第二下拉节点的电位反相，以控制当第一下拉节点的电位为第二电平时，第二下拉节点的电位为第一电平，此时通过上拉节点控制单元将上拉节点的电位设置为第二电平，通过第二下拉单元控制栅极驱动信号输出端输出第二电平，以使得在输出截止保持阶段能够控制上拉节点的电位和栅极驱动信号的电位都为第二电平，从而能够在输出截止保持阶段持续对上拉节点和栅极驱动信号输出端进行降噪。
【附图说明】
[0035]图1是本发明实施例所述的移位寄存器单元的结构图；
[0036]图2是本发明另一实施例所述的移位寄存器单元的结构图；
[0037]图3是本发明又一实施例所述的移位寄存器单元的结构图；
[0038]图4是本发明再一实施例所述的移位寄存器单元的结构图；
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