移位寄存器单元、栅极驱动电路及显示面板的制作方法
【专利摘要】本公开提供了一种移位寄存器单元、栅极驱动电路及显示面板。该移位寄存器单元包括第一至第六晶体管以及第一和第二电容。本公开的示例实施方式中，利用较少的晶体管和电容组成移位寄存单元，因此可以使移位寄存器单元及由移位寄存器单元组成的栅极驱动电路的布线面积减小，为实现更高分辨率和更窄边框的显示面板提供了技术支持；同时，由于简化了移位寄存器单元及由移位寄存器单元组成的栅极驱动电路的结构，从而可以简化制备工艺，压缩制备成本。
【专利说明】
移位寄存器单元、栅极驱动电路及显示面板
技术领域
[0001]本公开涉及显示技术领域，具体涉及一种移位寄存器单元、应用该移位寄存器单元的栅极驱动电路及应用该栅极驱动电路的显示面板。
【背景技术】
[0002]相比传统技术中的液晶显示面板，OLED(Organic Light Emitting D1de，有机发光二极管)显示面板具有反应速度更快、色纯度和亮度更优、对比度更高、视角更广等特点，因此逐渐得到了显示技术开发商日益广泛的关注。然而，现有技术中的OLED显示面板仍存在有待改进之处。例如:
[0003]OLED显示面板主要通过像素矩阵实现显示，通常而言，各行像素均耦接至对应的扫描栅线。在OLED显示面板工作过程中，通过栅极驱动电路将输入的信号经过移位寄存器单元的转换，转换成开启/关断控制信号后，顺次施加到OLED显示面板的各行像素的扫描栅线，对各行像素进行选通。
[0004]然而现有技术中移位寄存器单元通常包括较多的晶体管，并需要较多的时钟信号进行驱动。随着平板显示技术的发展，高分辨率以及窄边框产品得到了越来越多的关注，现有技术中移位寄存器单元中数量众多的晶体管会占据很大的布线面积，不利于增加有效显示面积以及窄边框设计；此外，更多的晶体管加大了移位寄存器单元的制备工艺难度，增加了制备成本。
【发明内容】
[0005]针对现有技术中的部分或者全部问题，本公开提供一种结构更加简单的移位寄存器单元、应用该移位寄存器单元的栅极驱动电路及应用该栅极驱动电路的显示面板，从而减小栅极驱动电路的布线面积。
[0006]本公开的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本公开的实践而习得。
[0007]根据本公开的第一方面，提供一种移位寄存器单元，包括第一至第六晶体管以及第一和第二电容；其中:
[0008]所述第一晶体管控制端及第一端与一信号输入端耦接，第二端与一第一节点耦接;
[0009]所述第二晶体管控制端与一第一时钟信号耦接，第一端与一第一电压耦接，第二端与所述第一节点耦接；
[0010]所述第三晶体管控制端与所述第一节点耦接，第一端与所述第一电压耦接，第二端与一第二节点耦接；
[0011]所述第四晶体管控制端与所述第一时钟信号耦接，第一端与一第二电压耦接，第二端与所述第二节点耦接；
[0012]所述第五晶体管控制端与所述第二节点耦接，第一端与所述第一电压耦接，第二端与一信号输出端親接；
[0013]所述第六晶体管控制端与所述第二电容的第一端耦接，第一端与一第二时钟信号耦接，第二端与所述信号输出端耦接；
[0014]所述第一电容第一端与所述第一电压耦接，第二端与所述第二节点耦接；
[0015]所述第二电容第一端与所述第一节点耦接，第二端与所述信号输出端耦接。
[0016]在本公开的一种示例实施方式中，所述移位寄存器单元还包括一第七晶体管；
[0017]所述第七晶体管控制端与所述第二电压耦接，第一端与所述第一节点耦接，第二端与所述第一电容第一端耦接。
[0018]在本公开的一种不例实施方式中，所述第一时钟信号的相位领先所述第二时钟信号2/3个信号周期。
[0019]在本公开的一种示例实施方式中，所有晶体管均为P型晶体管。
[0020]在本公开的一种示例实施方式中，所有晶体管均为N型晶体管。
[0021]在本公开的一种示例实施方式中，所述第一电压为一高电平，所述第二电压为一低电平。
[0022]在本公开的一种不例实施方式中，所述第一时钟信号及第二时钟信号的低电平占空比均为1:3。
[0023]根据本公开的第二方面，提供一种栅极驱动电路，该栅极驱动电路包括上述的任意一种移位寄存器单元。
[0024]在本公开的一种示例实施方式中，所述栅极驱动电路包括多个级联的所述移位寄存器单元；除最后一级移位寄存器单元外，其余每一级移位寄存器单元的信号输出端均耦接下一级移位寄存器单元的信号输入端，第一级移位寄存器单元的信号输入端接入一起始信号。
[0025]在本公开的一种示例实施方式中，所述多个级联的所述移位寄存器单元至少包括第一移位寄存器单元、第二移位寄存器单元及第三移位寄存器单元；
[0026]所述第一移位寄存器单元的信号输出端耦接所述第二移位寄存器单元的信号输入端；
[0027]所述第二移位寄存器单元的信号输出端耦接所述第三移位寄存器单元的信号输入端。
[0028]在本公开的一种示例实施方式中，所述栅极驱动电路还包括一时钟信号发生单元，用于生成相位依次相差2/3个信号周期的第一时钟信号、第二时钟信号以及第三时钟信号;
[0029]所述第一移位寄存器单元中的所述第一时钟信号为所述时钟信号发生单元生成的第一时钟信号；所述第一移位寄存器单元中的所述第二时钟信号为所述时钟信号发生单元生成的第一时钟信号；
[0030]所述第二移位寄存器单元中的所述第一时钟信号为所述时钟信号发生单元生成的第三时钟信号；所述第二移位寄存器单元中的所述第二时钟信号为所述时钟信号发生单元生成的第一时钟信号；
[0031]所述第三移位寄存器单元中的所述第一时钟信号为所述时钟信号发生单元生成的第二时钟信号；所述第三移位寄存器单元中的所述第二时钟信号为所述时钟信号发生单元生成的第三时钟信号。
[0032]根据本公开的第三方面，提供一种显示面板，包括上述的任意一种栅极驱动电路。
[0033]本公开的示例实施方式中，利用较少的晶体管和电容组成移位寄存单元，因此可以使移位寄存器单元及由移位寄存器单元组成的栅极驱动电路的布线面积减小，为实现更高分辨率和更窄边框的显示面板提供了技术支持；同时，由于简化了移位寄存器单元及由移位寄存器单元组成的栅极驱动电路的结构，从而可以简化制备工艺，压缩制备成本。
【附图说明】
[0034]通过参照附图详细描述其示例实施方式，本公开的上述和其它特征及优点将变得更加明显。
[0035]图1是本发明示例实施方式中一种移位寄存器单元的结构示意图。
[0036]图2是本发明示例实施方式中另一种移位寄存器单元的结构示意图。
[0037]图3是图1及图2中移位寄存器单元的驱动时序及信号波形示意图。
[0038]图4至图9是图2中移位寄存器单元在tl至t6时序段的等效电路图。
[0039]图10是本发明示例实施方式中栅极驱动电路的一种实现结构示意图。
[0040]图11是图10中栅极驱动电路的输出信号示意图。
[0041]附图标iP,说曰月:
[0042]Tl至T7:第一至第七晶体管
[0043]Cl:第一电容
[0044]C2:第二电容
[0045]CKl:第一时钟信号
[0046]CK2:第二时钟信号
[0047]CK3:第三时钟信号
[0048]VDD:第一电压
[0049]VEE:第二电压
[0050]VIN:信号输入端
[0051]VOUT:信号输出端
[0052]N1:第一节点
[0053]N2:第二节点
[0054]SRl:第一移位寄存器单元
[0055]SR2:第二移位寄存器单元
[0056]SR3:第三移位寄存器单元
[0057]SR4:第四移位寄存器单元
【具体实施方式】
[0058]现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本公开将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。在图中，为了清晰，夸大了区域和层的厚度。在图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。
[0059]此外，所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多示例实施方式中。在下面的描述中，提供许多具体细节从而给出对本公开的示例实施方式的充分理解。然而，本领域技术人员将意识到，可以实践本公开的技术方案而没有所述特定细节中的一个或更多，或者可以采用其它的方法、组元、材料等。在其它情况下，不详细示出或描述公知结构、材料或者操作以避免模糊本公开的各方面。
[0060]如图1中所示，本示例实施方式中首先提供了一种移位寄存器单元。该由第一晶体管Tl、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6以及第一电容Cl和第二电容C2组成；本示例实施方式中以所述第一至第六晶体管均为P型晶体管为例进行说明。该移位寄存器单元的电路结构可以如下:
[0061]所述第一晶体管Tl的控制端及第一端与一信号输入端VIN耦接，所述第一晶体管Tl的第二端与一第一节点NI耦接。在所述信号输入端VIN输入的信号为低电平时，所述第一晶体管Tl导通，信号输入端VIN输入的信号输入至第一节点NI。
[0062]所述第二晶体管T2的控制端与一第一时钟信号CKl耦接，所述第二晶体管T2的第一端与一第一电压VDD親接，本不例实施方式中，所述第一电压VDD为一高电平电压；所述第二晶体管T2的第二端与所述第一节点NI耦接。在所述第一时钟信号CKl为低电平时，所述第二晶体管T2导通，所述第一电压VDD输入至所述第一节点NI。
[0063]所述第三晶体管T3的控制端与所述第一节点NI耦接，所述第三晶体管T3的第一端与所述第一电压VDD耦接，所述第三晶体管T3的第二端与一第二节点N2耦接。在所述第一节点NI的电位为低电平时，所述第三晶体管T3导通，所述第一电压VDD输入至所述第二节点N2。
[0064]所述第四晶体管T4的控制端与所述第一时钟信号CKl耦接，所述第四晶体管T4的第一端与一第二电压VEE耦接，本示例实施方式中，所述第二电压VEE为一低电平电压；所述第四晶体管T4的第二端与所述第二节点N2耦接。在所述第一时钟信号CKl为低电平时，所述第四晶体管T4导通，所述第二电压VEE输入至所述第二节点N2。
[0065]所述第五晶体管T5的控制端与所述第二节点N2耦接，所述第五晶体管T5的第一端与所述第一电压VDD耦接，所述第五晶体管T5的第二端与一信号输出端VOUT耦接。在所述第二节点N2的电位为低电平时，所述第五晶体管T5导通，所述第一电压VDD自所述信号输出端VOUT输出。由于本示例实施方式中所述第一电压VDD为一高电平电压，因此在所述第二节点N2的电位为低电平时，可以使得所述移位寄存器单元输出一高电平信号。
[0066]所述第六晶体管T6的控制端与所述第二电容C2的第一端耦接，所述第六晶体管T6的第一端与一第二时钟信号CK2耦接，所述第六晶体管T6的第二端与所述信号输出端VOUT耦接。在所述第二电容C2的第一端的电压为低电平时，所述第六晶体管T6导通，所述第二时钟信号CK2自所述信号输出端VOUT输出。因此，在所述第六晶体管T6导通时，若所述第二时钟信号CK2处于高电平，则所述移位寄存器单元输出一高电平信号；若所述第二时钟信号CK2处于低电平，则所述移位寄存器单元输出一低电平信号。
[0067]所述第一电容Cl的第一端与所述第一电压VDD耦接，所述第一电容Cl的第二端与所述第二节点N2耦接；所述第一电容Cl用于存储所述第二节点N2的电压。所述第二电容C2的第一端与所述第一节点NI耦接，所述第二电容C2的第二端与所述信号输出端VOUT耦接，所述第二电容C2用于存储所述第一节点NI的电压。
[0068]如图2中所示，在本公开的一种示例实施方式中，所述移位寄存器单元还可以包括一第七晶体管T7，所述第二电容C2通过所述第七晶体管T7与所述第一节点NI耦接；所述第七晶体管T7的控制端与所述第二电压VEE耦接，所述第七晶体管T7的第一端与所述第一节点NI耦接，所述第七晶体管T7的第二端与所述第一电容Cl第一端耦接。
[0069]下面结合图3中的驱动时序图对本示例实施方式中的移位寄存器单元的工作原理加以更详细的说明。参考图3中所示，在本示例实施方式中，所述第一时钟信号CKl的相位领先所述第二时钟信号CK22/3个信号周期。所述第一时钟信号CKl及第二时钟信号CK2的低电平占空比均为1:3。所述移位寄存器单元的工作过程可以包括以下阶段:
[0070]参考图3以及图4中所示，在充电阶段tl，第一时钟信号CKl以及第二时钟信号CK2为高电平，信号输入端VIN输入的信号为低电平。所述第一晶体管Tl导通，第二晶体管T2以及第四晶体管T4关断。信号输入端VIN输入的信号通过第一晶体管Tl输入至第一节点NI，从而对第二电容C2进行充电，同时使第三晶体管T3以及第六晶体管T6导通。第一电压VDD通过第三晶体管T3输入至第二节点N2，从而使第五晶体管T5关断；第二时钟信号CK2通过第六晶体管T6自信号输出端VOUT输出，由于该阶段所述第二时钟信号CK2为高电平，因此所述移位寄存器单元输出的为高电平信号。
[0071]参考图3以及图5中所示，在输出阶段t2，信号输入端VIN输入的信号以及第一时钟信号CKl为高电平，第二时钟信号CK2为低电平。所述第一晶体管Tl、第二晶体管T2以及第四晶体管T4关断。在所述第二电容C2存储的低电平电压信号作用下，第一节点NI的电压仍为低电平，从而使第三晶体管T3以及第六晶体管T6继续导通。第一电压VDD通过第三晶体管T3输入至第二节点N2，从而使第五晶体管T5关断；第二时钟信号CK2通过第六晶体管T6自信号输出端VOUT输出，由于该阶段所述第二时钟信号CK2为低电平，因此所述移位寄存器单元输出的为低电平信号。
[0072]参考图3以及图6中所示，在复位阶段t3，信号输入端VIN输入的信号以及第二时钟信号CK2为高电平，第一时钟信号CKl为低电平。所述第二晶体管T2以及第四晶体管T4导通，所述第一晶体管Tl关断。所述第一电压VDD通过所述第二晶体管T2输入至所述第一节点NI，从而对所述第二电容C2进行复位，同时使第三晶体管T3以及第六晶体管T6关断。所述第二电压VEE通过所述第四晶体管T4输入至所述第二节点N2，从而对所述第一电容Cl进行充电，同时使第五晶体管T5导通，所述第一电压VDD通过所述第五晶体管T5自信号输出端VOUT输出，由于第一电压VDD为高电平，因此所述移位寄存器单元输出的为高电平信号。
[0073]参考图3以及图7至图9中所示，在复位阶段t3之后的t4至t6阶段，在所述第一电容Cl存储的低电平电压信号作用下，第二节点N2的电压仍为低电平，所述第五晶体管T5保持导通，所述第一电压VDD通过所述第五晶体管T5自信号输出端VOUT输出，由于第一电压VDD为高电平，因此所述移位寄存器单元仍输出的为高电平信号。此外，在所述第一时钟信号CKl为低电平时，所述第四晶体管T4导通，所述第二电压VEE通过所述第四晶体管T4输入至所述第二节点N2，从而对所述第一电容Cl进行充电，从而可以保持所述第五晶体管T5的导通，保证所述移位寄存器单元输出的为高电平信号。
[0074]本实施例中像素驱动电路的另外优势就是采用了单一沟道类型的晶体管即全为P型薄膜晶体管。采用全P型薄膜晶体管还具有以下优点，例如对噪声抑制力强；例如由于是低电平导通，而充电管理中低电平较容易实现；例如N型薄膜晶体管易受到地面反跳(Ground Bounce)的影响，而P型薄膜晶体管仅会受到驱动电压线IR Drop的影响，而一般情况下IR Drop的影响更易消除；例如，P型薄膜晶体管制程简单，相对价格较低；例如，P型薄膜晶体管的稳定性更好等等。因此，采用全P型薄膜晶体管不但可以降低制备工艺的复杂程度和生产成本，而且有助于提升产品质量。当然，本领域所属技术人员很容易得出本发明所提供的移位寄存器单元可以轻易改成全为N型晶体管；例如，在所有晶体管均为N型晶体管时；上述第一电压为低电平电压，上述第二电压为高电平电压，所述第一时钟信号及第二时钟信号的高电平占空比均为1:3。因此并不局限于本示例实施方式中的所提供的实现方式，在此不再赘述。
[0075]进一步的，本示例实施方式还提供了一种栅极驱动电路，该栅极驱动电路包括根据上述的任意一种移位寄存器单元。具体而言，本示例实施方式中栅极驱动电路可以如图10中所示，其包括第一移位寄存器单元SRl、第二移位寄存器单元SR2、第三移位寄存器单元SR3以及第四移位寄存器单元SR4等多个移位寄存器单元；除最后一级移位寄存器单元夕卜，其余每一级移位寄存器单元的信号输入端VIN均耦接下一级移位寄存器单元的信号输出端V0UT，除最后一级移位寄存器单元外，其余每一级移位寄存器单元的信号输出端VOUT均耦接下一级移位寄存器单元的信号输入端VIN，第一级移位寄存器单元的信号输入端VIN接入起始信号STV。即如图中所示，所述第一移位寄存器单元SRl的信号输入端VIN接入起始信号STV，所述第一移位寄存器单元SRl的信号输出端VOUT耦接所述第二移位寄存器单元SR2的信号输入端VIN。所述第二移位寄存器单元SR2的信号输出端VOUT耦接所述第三移位寄存器单元SR3的信号输入端VIN。所述第三移位寄存器单元SR3的信号输出端VOUT耦接所述第四移位寄存器单元SR4的信号输入端VIN，所述第四移位寄存器单元SR4的信号输出端VOUT耦接下一级移位寄存器单元的信号输入端VIN等等。
[0076]继续参考图10，在本公开的一种示例实施方式中，所述栅极驱动电路还可以包括一时钟信号发生单元；所述时钟信号发生单元用于生成相位依次相差2/3个信号周期的第一时钟信号CKl、第二时钟信号CK2以及第三时钟信号CK3。所述第一移位寄存器单元SRl中的所述第一时钟信号CKl可以为所述时钟信号发生单元生成的第一时钟信号CKl ;所述第一移位寄存器单元SRl中的所述第二时钟信号CK2可以为所述时钟信号发生单元生成的第一时钟信号CKl。所述第二移位寄存器单元SR2中的所述第一时钟信号CKl可以为所述时钟信号发生单元生成的第三时钟信号CK3 ;所述第二移位寄存器单元SR2中的所述第二时钟信号CK2可以为所述时钟信号发生单元生成的第一时钟信号CK1。所述第三移位寄存器单元SR3中的所述第一时钟信号CKl可以为所述时钟信号发生单元生成的第二时钟信号CK2 ;所述第三移位寄存器单元SR3中的所述第二时钟信号CK2可以为所述时钟信号发生单元生成的第三时钟信号CK3。
[0077]相比于现有技术中，本示例实施方式中的栅极驱动电路仅需三组时钟信号，因此减少的控制信号的数量，而且可以节省控制信号的布线，从而更有利于实现更窄边框的显示面板。
[0078]此外，发明人还对本示例实施方式中栅极驱动电路的技术效果进行了实验验证。如图11中所示，可以看出为本示例实施方式中的栅极驱动电路的输出信号波形的有效且正确，并未影响栅极驱动电路的性能。
[0079]进一步的，本示例实施方式还提供了一种显示面板，该显示面板包括上述的任意一种栅极驱动电路。由于使用栅极驱动电路具有更小的布线面积，因此该显示面板的有效显示面积可以得以增加，有利于提升显示面板的分辨率；同时，该显示面板的边框可以做的更窄。
[0080]综上所述，本公开的示例实施方式中，利用较少的晶体管和电容组成移位寄存单元，而且包括该移位寄存单元的栅极驱动电路仅需较少的时钟信号，因此本公开可以使移位寄存器单元及由移位寄存器单元组成的栅极驱动电路的布线面积减小，为实现更高分辨率和更窄边框的显示面板提供了技术支持；同时，由于简化了移位寄存器单元及由移位寄存器单元组成的栅极驱动电路的结构，从而可以简化制备工艺，压缩制备成本。
[0081]本公开已由上述相关示例实施方式加以描述，然而上述示例实施方式仅为实施本公开的范例。必需指出的是，已揭露的示例实施方式并未限制本公开的范围。相反地，在不脱离本公开的精神和范围内所作的更动与润饰，均属本公开的专利保护范围。
【主权项】
1.一种移位寄存器单元，其特征在于，包括第一至第六晶体管以及第一和第二电容；其中: 所述第一晶体管控制端及第一端与一信号输入端耦接，第二端与一第一节点耦接； 所述第二晶体管控制端与一第一时钟信号耦接，第一端与一第一电压耦接，第二端与所述第一节点耦接； 所述第三晶体管控制端与所述第一节点耦接，第一端与所述第一电压耦接，第二端与一第二节点親接； 所述第四晶体管控制端与所述第一时钟信号耦接，第一端与一第二电压耦接，第二端与所述第二节点耦接； 所述第五晶体管控制端与所述第二节点耦接，第一端与所述第一电压耦接，第二端与一信号输出端親接； 所述第六晶体管控制端与所述第二电容的第一端耦接，第一端与一第二时钟信号耦接，第二端与所述信号输出端耦接； 所述第一电容第一端与所述第一电压耦接，第二端与所述第二节点耦接；以及 所述第二电容第一端与所述第一节点耦接，第二端与所述信号输出端耦接。2.根据权利要求1所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括一第七晶体管； 所述第七晶体管控制端与所述第二电压耦接，第一端与所述第一节点耦接，第二端与所述第一电容第一端耦接。3.根据权利要求1所述的移位寄存器单元，其特征在于，所述第一时钟信号的相位领先所述第二时钟信号2/3个信号周期。4.根据权利要求1所述的移位寄存器单元，其特征在于，所有晶体管均为P型晶体管。5.根据权利要求1所述的移位寄存器单元，其特征在于，所有晶体管均为N型晶体管。6.根据权利要求1至5任意一项所述的移位寄存器单元，其特征在于，所述第一电压为一高电平，所述第二电压为一低电平。7.根据权利要求1至5任意一项所述的移位寄存器单元，其特征在于，所述第一时钟信号及第二时钟信号的低电平占空比均为1:3。8.一种栅极驱动电路，其特征在于，包括根据权利要求1-7任意一项所述的移位寄存器单元。9.根据权利要求8所述栅极驱动电路，其特征在于，所述栅极驱动电路包括多个级联的所述移位寄存器单元；除最后一级移位寄存器单元外，其余每一级移位寄存器单元的信号输出端均耦接下一级移位寄存器单元的信号输入端，第一级移位寄存器单元的信号输入端接入一起始信号。10.根据权利要求9所述栅极驱动电路，其特征在于，所述多个级联的所述移位寄存器单元至少包括第一移位寄存器单元、第二移位寄存器单元及第三移位寄存器单元； 所述第一移位寄存器单元的信号输出端耦接所述第二移位寄存器单元的信号输入端; 所述第二移位寄存器单元的信号输出端耦接所述第三移位寄存器单元的信号输入端。11.根据权利要求10所述栅极驱动电路，其特征在于，所述栅极驱动电路还包括一时钟信号发生单元，用于生成相位依次相差2/3个信号周期的第一时钟信号、第二时钟信号以及第三时钟信号； 所述第一移位寄存器单元中的所述第一时钟信号为所述时钟信号发生单元生成的第一时钟信号；所述第一移位寄存器单元中的所述第二时钟信号为所述时钟信号发生单元生成的第一时钟信号； 所述第二移位寄存器单元中的所述第一时钟信号为所述时钟信号发生单元生成的第三时钟信号；所述第二移位寄存器单元中的所述第二时钟信号为所述时钟信号发生单元生成的第一时钟信号； 所述第三移位寄存器单元中的所述第一时钟信号为所述时钟信号发生单元生成的第二时钟信号；所述第三移位寄存器单元中的所述第二时钟信号为所述时钟信号发生单元生成的第三时钟信号。12.—种显示面板，其特征在于，包括根据权利要求8-11任意一项所述栅极驱动电路。
【文档编号】G09G3/32GK105895011SQ201510039543
【公开日】2016年8月24日
【申请日】2015年1月26日
【发明人】曾迎祥, 肖丽娜
【申请人】上海和辉光电有限公司